沟槽栅功率晶体管及其制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率晶体管；本发明还涉及一种沟槽栅功率晶体管的制造方法。
【背景技术】
[0002]如图1所示，是现有沟槽栅功率晶体管如功率MOSFET的结构示意图；在半导体衬底如硅衬底101上形成有半导体外延层如硅外延层102，在器件区域中形成有沟槽栅，沟槽栅由填充于沟槽中的栅极多晶硅104组成，在栅极多晶硅104和沟槽栅的沟槽的侧面和底部表面之间隔离有栅介质层如栅氧化层103;而在器件区域外部则形成有将沟槽栅引出的结构，该引出结构为栅极引出结构，栅极引出结构也是由形成于沟槽中多晶硅104a组成，多晶硅104a和对应的沟槽的侧面和底部表面之间隔离也隔离介质层103a。器件区域为会形成源区106且会形成连接源漏区的沟道的区域，器件区域在器件工作时会形成沟道电流，而器件区域外则不存在源区也无法形成沟道，不具有器件的功能结构。其中沟道会形成于栅极多晶硅104所侧面覆盖的体结注入层105表面，体结注入层105—般由阱区组成。
[0003]为了区分沟槽栅所对应的沟槽和栅极引出结构所对应的沟槽，令沟槽栅所对应的沟槽为栅极沟槽，栅极引出结构所对应的沟槽为栅极引出沟槽。栅极沟槽和栅极引出沟槽是相连通的，这样多晶硅104a和栅极多晶硅104会相连接。在多晶硅104a的顶部需要形成接触孔109，该接触孔109的顶部和正面金属层110接触从而引出栅极，栅极的接触孔109的底部和多晶硅104a连接、多晶硅104a和栅极多晶硅104连接，这样实现栅极对应的正面金属层110和栅极多晶硅104的电连接。
[0004]在器件区域中，栅极沟槽包括多个，各栅极沟槽平行排列，在各栅极沟槽的每一个侧面都能形成连接源区106和漏区的沟道，当栅极沟槽之间的间距较小时，沟道的数量会增加，也即沟道密度会增加，从而会降低导通电阻。图1所示结构中，在源区106的顶部会形成接触孔109，接触孔109会穿过层间膜107，且源区106顶部的接触孔109的底部还会穿过源区106，在源区106对应的接触孔109的底部形成有和体结注入层105掺杂类型相同的重掺杂区作为接触孔注入层;源区106的接触孔109的底部同时和源区106和体结注入层105接触、顶部和正面金属层110连接从而引出源极。
[0005]现有技术中，接触孔109是采用光刻工艺定义的，也即通过光刻工艺定义接触孔109的大小和位置，而栅极沟槽和栅极引出沟槽也都是通过光刻工艺定义的，由于光刻工艺具有一定精度限制，接触孔109和栅极沟槽和栅极引出沟槽的位置和宽度具有在光刻工艺的精度范围内的偏差，这种光刻工艺的精度带来的偏差使得在制作沟槽栅功率晶体管时需要考虑到接触孔109和底部的沟槽如栅极沟槽和栅极引出沟槽之间的套准冗余，接触孔109和沟槽间的间隙要足够大才能防止因接触孔109曝光套偏导致的阈值电压漂移等问题。这就限制了通过缩小栅极沟槽间平台尺寸来增加沟道密度从而降低导通电阻的可能。也即现有技术的栅极沟槽之间的间距具有一个和光刻工艺相关的极限值，不能再缩小了，使得无法进一步的通过缩小栅极沟槽之间的间距来增加沟道密度从而降低导通电阻。
[0006]另外一方面，栅极引出沟槽顶部需要形成一个接触孔109来引出栅极，由于接触孔109的底部要和多晶硅104a完成接触;而栅极沟槽的顶部则不需要形成接触孔，这使得栅极引出沟槽的宽度要比栅极沟槽大，只有将栅极引出沟槽的宽度加大后才能在栅极引出沟槽的顶部设置一个接触孔109。而现有工艺中，栅极引出沟槽和栅极沟槽一般是同时形成的，另外采用相同的刻蚀工艺对半导体外延层102进行刻蚀时，宽度大的沟槽所对应的深度也大，这时由刻蚀工艺的特性决定的。如图1所示可知，由于栅极引出沟槽的宽度大于栅极沟槽的宽度，这使得栅极引出沟槽的深度也大于栅极沟槽的深度。本领域技术人员都知道，具有沟槽栅的功率晶体管的沟道都是垂直式结构，漏区是设置在半导体外延层102底部，如直接采用重掺杂的半导体衬底101作为漏区，功率晶体管在工作时高压加在漏区，而栅极引出沟槽的底部较深，这会使得击穿会首先发生在栅极引出沟槽的底部如标记111所示，降低功率器件的击穿电压和整体性能。
【发明内容】
[0007]本发明所要解决的技术问题是提供一种沟槽栅功率晶体管，能缩小栅极沟槽的间距、提高沟道密度，还能提升器件的击穿电压。为此，本发明还提供一种沟槽栅功率晶体管的制造方法。
[0008]为解决上述技术问题，本发明提供的沟槽栅功率晶体管包括:
[0009]形成于半导体外延层的器件区域中的多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
[0010]在各所述栅极沟槽的侧面和底部表面形成有栅介质层，在各所述栅极沟槽的底部沟槽中填充有栅极多晶硅，在各所述栅极沟槽的顶部沟槽中填充有第一介质层。
[0011]在各所述栅极沟槽之间的半导体外延层中形成有体结注入层。
[0012]源区形成于各所述栅极沟槽之间的所述体结注入层中；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度;所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道。
[0013]在各所述源区的顶部形成有第一接触孔，各所述第一接触孔的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层之间的半导体外延层进行自对准刻蚀形成;各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中，且在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层，在各所述第一接触孔的沟槽中填充有金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层。
[0014I进一步的改进是，还包括:
[0015]形成于器件区域外的所述半导体外延层中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
[0016]在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层。
[0017]所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层和各所述栅极多晶硅都接触连接。
[0018]在所述第二多晶硅层的顶部形成有第二接触孔，所述第二接触孔穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度;所述第二接触孔的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
[0019]进一步的改进是，所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度相同，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度相同，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
[0020]进一步的改进是，所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。
[0021]进一步的改进是，所述栅介质层和所述第二介质层都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅和所述第二多晶硅层采用相同的工艺同时形成。
[0022]进一步的改进是，所述半导体外延层形成于半导体衬底表面。
[0023]进一步的改进是，所述半导体衬底为娃衬底，所述半导体外延层为娃外延层。
[0024]进一步的改进是，所述漏区形成于所述半导体外延层背面。
[0025]进一步的改进是，沟槽栅功率晶体管为N型器件，所述半导体外延层为半导体N型外延层，所述源区和所述漏区都由N+区组成;所述体结注入层由P阱组成，所述接触孔注入层由P+区组成。
[0026]进一步的改进是，沟槽栅功率晶体管为P型器件，所述半导体外延层为半导体P型外延层，所述源区和所述漏区都由P+区组成;所述体结注入层由N阱组成，所述接触孔注入层由N+区组成。
[0027]为解决上述技术问题，本发明提供的沟槽栅功率晶体管的制造方法包括如下步骤:
[0028]步骤一、采用光刻刻蚀工艺在半导体外延层的器件区域中形成多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
[0029]步骤二、在各所述栅极沟槽的侧面和底部表面形成栅介质层。
[0030]步骤三、在各所述栅极沟槽中填充栅极多晶硅，所述栅极多晶硅将所述栅极沟槽完全填充。
[0031]步骤四、对所述栅极多晶硅进行回刻，该回刻使所述栅极沟槽的顶部沟槽中的所述栅极多晶硅去除，使所述栅极多晶硅仅填充于所述栅极沟槽的底部。
[0032]步骤