第二多晶硅层41a。而该回刻使所述栅极沟槽203的顶部沟槽中的所述栅极多晶硅41去除，使所述栅极多晶硅41仅填充于所述栅极沟槽203的底部。
[0107]之后去除第一光刻胶图形204，如图3L所示。
[0108]步骤五、如图3L所示，进行体结注入并进行激活扩散在各所述栅极沟槽203之间的半导体外延层2中形成体结注入层5。体结注入为全面注入，各所述栅极沟槽203外的半导体外延层2中也形成体结注入层5。
[0109]步骤六、如图3M所示，采用光刻工艺形成第二光刻胶图形205对所述器件区域外的外的半导体外延层2进行保护，使后续的源区6仅形成在各所述栅极沟槽203之间的所述体结注入层5中。
[0110]如图3N所示，进行源区注入在各所述栅极沟槽203之间的所述体结注入层5中形成源区6;所述源区6的深度大于对应的所述栅极沟槽203的顶部沟槽的深度;所述栅极多晶硅41从侧面覆盖所述体结注入层5且被所述栅极多晶硅41侧面覆盖的所述体结注入层5的表面用于形成连接所述源区6和漏区的沟道。
[0111]如图30所示，去除第二光刻胶图形205。
[0112]步骤七、在各所述栅极沟槽203的顶部沟槽中填充第一介质层42。
[0113]本发明实施例中，采用淀积工艺同时在所述半导体外延层2表面淀积第一介质层42，所述第一介质层42完全填充各所述栅极沟槽203的顶部沟槽，且所述第一介质层42的厚度大于各所述栅极沟槽203的顶部沟槽的深度并延伸到各所述栅极沟槽203外的所述半导体外延层2和所述栅极引出沟槽203a的表面;所述栅极引出沟槽203a的表面的所述第一介质层42组成层间膜7。如图3P所示，介质层206为所述第一介质层42淀积后刻蚀前的膜，单独用标记206表示。介质层206的填充于各所述栅极沟槽203的顶部沟槽中部分组成所述第一介质层42，形成于所述栅极引出沟槽203a的表面的介质层206组成层间膜7。
[0114]步骤八、如图3S所示，以相邻两个所述栅极沟槽203的顶部沟槽的第一介质层42为自对准条件对所述半导体外延层2进行刻蚀在各所述源区6的顶部形成第一接触孔9a的沟槽209，各所述第一接触孔9a的沟槽底部穿过所述源区6并进入到所述体结注入层5中。
[0115]由于本发明实施例中由于采用所述栅极引出沟槽203a的表面的层间膜7和各所述栅极沟槽203的顶部沟槽中的所述第一介质层42同时形成的工艺，同时所述栅极引出沟槽203a的顶部的第二接触孔9b和各所述第一接触孔9a也同时形成，在介质层206淀积后到形成所述第二接触孔9b的沟槽和各所述第一接触孔9a的沟槽的集成工艺包括如下分步骤:
[0116]首先、如图3Q所示，采用光刻工艺形成第三光刻胶图形207，该第三光刻胶图形207将器件区域都打开，同时将器件区域外的所述栅极引出沟槽203a顶部的接触孔9b区域也打开从而定义出第二接触孔9b的位置。
[0117]再次、如图3R所示，以所述第三光刻胶图形207为掩模对所述介质层206进行介质层刻蚀，该介质层刻蚀将所述器件区域中位于所述栅极沟槽203顶部和所述栅极沟槽203外部的所述半导体外延层2表面的所述第一介质层42都去除，使所述器件区域中所述第一介质层42仅填充于所述栅极沟槽203的顶部沟槽中；在所述器件区域外，所述介质层刻蚀将所述第二接触孔9b区域的所述第一介质层42去除并形成沟槽208，其它区域的所述第一介质层42保留并作为层间膜7。
[0118]之后、如图3S所示，进行接触孔刻蚀，该接触孔刻蚀同时形成所述第一接触孔9a的沟槽209和所述第二接触孔9b的沟槽208。所述第二接触孔9b的沟槽208前一步的基础上进一步的加深从而穿过所述层间膜7并进入到所述第二多晶硅层41a中；其中所述第二接触孔9b的沟槽208位于所述第二多晶硅层41a中的深度小于所述栅极引出沟槽203a的顶部沟槽的深度;通过所述栅极引出沟槽203a的顶部沟槽的设置使得所述第二接触孔9b的宽度和所述栅极引出沟槽203a的底部沟槽宽度无关，从而能减少所述栅极引出沟槽203a的底部沟槽的宽度，通过减少所述栅极引出沟槽203a的底部沟槽的宽度能减小所述栅极引出沟槽203a的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
[0119]步骤九、如图3S所示，进行接触孔注入在各所述第一接触孔9a的沟槽底部的所述体结注入层5表面形成接触孔注入层8。
[0120]步骤十、如图3R所示，在各所述第一接触孔9a的沟槽中填充金属形成所述第一接触孔9a，各所述第一接触孔9a同时引出所述源区6和所述体结注入层5。形成所述第一接触孔9a的同时在各所述第二接触孔9b的沟槽中填充金属形成所述第二接触孔％，各所述第二接触孔9b引出所述第二多晶硅层41a和所述栅极多晶硅41。
[0121]之后，还包括在所述半导体外延层2背面形成漏区的步骤，本发明实施例中可以对所述半导体衬底I进行减薄，以减薄后的重掺杂的所述半导体衬底之间组成漏区；之后形成背面金属层引出漏极。
[0122]本发明实施例的沟槽栅功率晶体管即能适用于N型器件，也能适用于P型器件，当沟槽栅功率晶体管为N型器件时，所述半导体外延层2为半导体N型外延层，所述源区6和所述漏区的注入都为N+注入;所述体结注入为P阱注入，所述接触孔注入为P+注入。而当沟槽栅功率晶体管为P型器件时，所述半导体外延层2为半导体P型外延层，所述源区6和所述漏区的注入都为P+注入;所述体结注入为N阱注入，所述接触孔注入为N+注入。
[0123]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种沟槽栅功率晶体管，其特征在于，包括: 形成于半导体外延层的器件区域中的多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构； 在各所述栅极沟槽的侧面和底部表面形成有栅介质层，在各所述栅极沟槽的底部沟槽中填充有栅极多晶硅，在各所述栅极沟槽的顶部沟槽中填充有第一介质层； 在各所述栅极沟槽之间的半导体外延层中形成有体结注入层； 源区形成于各所述栅极沟槽之间的所述体结注入层中；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度;所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道； 在各所述源区的顶部形成有第一接触孔，各所述第一接触孔的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层之间的半导体外延层进行自对准刻蚀形成;各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中，且在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层，在各所述第一接触孔的沟槽中填充有金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层。2.如权利要求1所述的沟槽栅功率晶体管，其特征在于，还包括: 形成于器件区域外的所述半导体外延层中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构； 在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层； 所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层和各所述栅极多晶硅都接触连接； 在所述第二多晶硅层的顶部形成有第二接触孔，所述第二接触孔穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度;所述第二接触孔的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。3.如权利要求2所述的沟槽栅功率晶体管，其特征在于:所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度相同，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度相同，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。4.如权利要求3所述的沟槽栅功率晶体管，其特征在于:所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。5.如权利要求4所述的沟槽栅功率晶体管，其特征在于:所述栅介质层和所述第二介质层都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅和所述第二多晶硅层采用相同的工艺同时形成。6.如权利要求1所述的沟槽栅功率晶体管，其特征在于:所述半导体外延层形成于半导体衬底表面。7.如权利要求6所述的沟槽栅功率晶体管，其特征在于:所述半导体衬底为硅衬底，所述半导体外延层为娃外延层。8.如权利要求1所述的沟槽栅功率晶体管，其特征在于:所述漏区形成于所述半导体外延层背面。9.如权利要求1所述的沟槽栅功率晶体管，其特征在于:沟槽栅功率晶体管为N型器件，所述半导体外延层为半导体N型外延层，