有栅极多晶硅41，在各所述栅极沟槽的顶部沟槽中填充有第一介质层42。
[0074]在各所述栅极沟槽之间的半导体外延层2中形成有体结注入层5。
[0075]源区6形成于各所述栅极沟槽之间的所述体结注入层5中；所述源区6的深度大于对应的所述栅极沟槽的顶部沟槽的深度;所述栅极多晶硅41从侧面覆盖所述体结注入层5且被所述栅极多晶硅41侧面覆盖的所述体结注入层5的表面用于形成连接所述源区6和漏区的沟道。
[0076]在各所述源区6的顶部形成有第一接触孔9a，各所述第一接触孔9a的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层42之间的半导体外延层2进行自对准刻蚀形成;各所述第一接触孔9a的沟槽底部穿过所述源区6并进入到所述体结注入层5中，且在各所述第一接触孔9a的沟槽底部的所述体结注入层5表面形成接触孔注入层8，在各所述第一接触孔9a的沟槽中填充有金属形成所述第一接触孔9a，各所述第一接触孔9a同时引出所述源区6和所述体结注入层5。
[0077]本发明实施例器件还包括:
[0078]形成于器件区域外的所述半导体外延层2中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。其中，器件区域为会形成源区6且会形成连接源漏区的沟道的区域，器件区域在器件工作时会形成沟道电流，而器件区域外则不存在源区也无法形成沟道，不具有器件的功能结构。
[0079]在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层3a，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层41a。
[0080]所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层41a和各所述栅极多晶硅41都接触连接。
[0081]在所述第二多晶硅层41a的顶部形成有第二接触孔％，所述第二接触孔9b穿过形成于所述栅极引出沟槽顶部的层间膜7并进入到所述第二多晶硅层41a中且所述第二接触孔9b位于所述第二多晶硅层41a中的深度小于所述栅极引出沟槽的顶部沟槽的深度;所述第二接触孔9b的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔9b的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
[0082]较佳选择为，所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度相同，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度相同，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
[0083]所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。
[0084]所述栅介质层3和所述第二介质层3a都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅41和所述第二多晶硅层41a采用相同的工艺同时形成。
[0085]所述半导体外延层2形成于半导体衬底I表面。所述半导体衬底I为娃衬底，所述半导体外延层2为娃外延层。
[0086]所述漏区形成于所述半导体外延层2背面，如直接采用重掺杂的所述半导体衬底I作为漏区。
[0087]本发明实施例的沟槽栅功率晶体管即能适用于N型器件，也能适用于P型器件，当沟槽栅功率晶体管为N型器件时，所述半导体外延层2为半导体N型外延层，所述源区6和所述漏区都由N+区组成;所述体结注入层5由P阱组成，所述接触孔注入层8由P+区组成。而当沟槽栅功率晶体管为P型器件时，所述半导体外延层2为半导体P型外延层，所述源区6和所述漏区都由P+区组成;所述体结注入层5由N阱组成，所述接触孔注入层8由N+区组成。
[0088]本发明通过栅极沟槽的T型结构的设置，且直接采用形成于栅极沟槽的顶部沟槽中的第一介质层42进行自对准定义出接触孔9a的位置和宽度，这样能够消除采用光刻工艺定义接触孔9a时接触孔和栅极沟槽之间的套准冗余对栅极沟槽的间距进一步缩小的限制，从而使得本发明实施例能够缩小栅极沟槽的间距，如采用本发明实施例结构的沟槽栅功率MOSFET的栅极沟槽的间距(pitch)能从1.0微米缩小到0.6微米，器件的导通电阻能降低
6% ο
[0089]而栅极引出沟槽的深度降低后，能够使得栅极引出沟槽和栅极沟槽的深度差距减小或直接相等，如采用本发明实施例结构的沟槽栅功率MOSFET中，将栅极引出沟槽和栅极沟槽的深度设置为相等后，击穿电压能够提升10%。
[0090]如图3A至图3T所示，是本发明实施例沟槽栅功率晶体管的制造方法各步骤中的结构示意图。本发明实施例沟槽栅功率晶体管的制造方法包括如下步骤:
[0091]步骤一、采用光刻刻蚀工艺在半导体外延层2的器件区域中形成多个栅极沟槽203，各所述栅极沟槽203沿宽度方向平行排列，在深度方向上各所述栅极沟槽203由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽203的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
[0092]较佳为，步骤一中还包括同时在器件区域外的所述半导体外延层2中形成至少一个栅极引出沟槽203a的步骤，在深度方向上所述栅极引出沟槽203a由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽203a的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。所述栅极引出沟槽203a位于所述栅极沟槽203外部的所述半导体外延层2中且所述栅极引出沟槽203a和各所述栅极沟槽203相连通。
[0093]所述栅极引出沟槽203a的底部沟槽的宽度大于等于所述栅极沟槽203的底部沟槽的宽度相同，所述栅极引出沟槽203a的底部沟槽的深度大于等于所述栅极沟槽203的底部沟槽的深度，所述栅极引出沟槽203a的顶部沟槽的宽度大于等于所述栅极沟槽203的顶部沟槽的宽度相同，所述栅极引出沟槽203a的顶部沟槽的深度大于等于所述栅极沟槽203的顶部沟槽的深度。在形成沟槽的刻蚀工艺中，当两个沟槽的宽度相等时，采用相同的刻蚀工艺后形成的沟槽的深度也相同；而当两个沟槽的宽度不相等时，宽度较大的沟槽的深度也会较深。
[0094]步骤一中形成具有T型结构的所述栅极沟槽203包括如下分步骤:
[0095]步骤11、如图3A所示，提供以半导体衬底I，所述半导体外延层2形成于半导体衬底I表面。本发明实施例中，所述半导体衬底I为娃衬底，所述半导体外延层2为娃外延层。
[0096]如图3B所示，在所述半导体外延层2表面形成硬质掩模层201。
[0097]步骤12、如图3B所示，采用光刻工艺形成光刻胶图形202同时定义出所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域。
[0098]步骤13、如图3C所示，对所述硬质掩模层201进行刻蚀将所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述硬质掩模层201都去除。
[0099]步骤14、如图3D所示，以所述硬质掩模层201为掩模对所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述半导体外延层2进行第一次沟槽刻蚀;所述第一次沟槽刻蚀在所述栅极沟槽203的形成区域形成的沟槽203的宽度和所述栅极沟槽203的底部沟槽宽度相同、所述第一次沟槽刻蚀在所述栅极引出沟槽203a的形成区域形成的沟槽203a的宽度和所述栅极引出沟槽203a的底部沟槽宽度相同。
[0100]步骤15、如图3E所示，对所述硬质掩模层201进行湿法腐蚀，该湿法腐蚀将所述硬质掩模层201的开口扩大所述栅极沟槽203的顶部沟槽所需的宽度。
[0101]步骤16、如图3F所示，以开口扩大后的所述硬质掩模层201为掩模对所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述半导体外延层2进行第二次沟槽刻蚀，所述第二次沟槽刻蚀形成具有T型结构的所述栅极沟槽203和所述栅极引出沟槽203ao
[0102]如图3G所示，之后去除所述硬质掩模层201。
[0103]步骤二、如图3H所示，在各所述栅极沟槽203的侧面和底部表面形成栅介质层3。在各所述栅极引出沟槽203a的侧面和底部表面也同时形成栅介质层3;将形成于所述栅极引出沟槽203a的侧面和底部表面的栅介质层3标记为第二介质层3a。较佳为，所述栅介质层3和所述第二介质层3a都为氧化层且采用氧化工艺同时形成。
[0104]步骤三、如图31所示，在各所述栅极沟槽203中填充栅极多晶硅41，所述栅极多晶硅41将所述栅极沟槽203完全填充。在各所述栅极引出沟槽203a中也同时完全填充所述栅极多晶硅41，由填充于所述栅极引出沟槽203a中的所述栅极多晶硅41组成第二多晶硅层41a。
[0?05]填充棚.极多晶娃41的工艺是先淀积一层多晶娃41，如图31所不；之后对多晶娃41进行回刻，回刻后多晶硅41的表面和半导体外延层2的表面相平，如图3J所示。
[0106]步骤四、如图3K所示，先采用光刻工艺形成第一光刻胶图形204对所述栅极引出沟槽203a进行保护，然后对所述栅极多晶硅41进行回刻，使回刻后所述栅极引出沟槽203a的顶部沟槽和底部沟槽中都填充有所述