半导体结构及其形成方法、静电保护电路的制作方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法、静电保护电路。
【背景技术】
[0002]半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电保护电路(ESD，Electrostatic Discharge)以减少芯片损伤。现有的静电放电保护电路的设计和应用包括:栅接地的N型场效应晶体管(GateGrounded NM0S，简称GGMV10S)保护电路、可控娃(Silicon Control led Rectifier，简称SCR)保护电路、横向扩散场效应晶体管(Laterally Diffused M0S，简称LDM0S)保护电路、双极结型晶体管(Bipolar Junct1n Transistor，简称BJT)保护电路等。其中，由于GGNM0S与集成电路工艺具有较好的兼容性而被广泛地应用。
[0003]但是，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，现有技术GGNM0S的性能有待提高。
【发明内容】
[0004]本发明解决的问题是提供一种半导体结构及其形成方法、静电保护电路，优化GGNM0S的性能。
[0005]为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤:提供衬底，所述衬底包括器件区；在所述器件区衬底内形成若干个阱区，所述阱区包括第一阱区、第二阱区，以及位于所述第一阱区和第二阱区之间的一个或若干个第三阱区，所述若干个阱区之间通过所述衬底进行隔离;在所述阱区表面形成栅极结构，所述栅极结构包括位于所述第一阱区表面的第一栅极结构，位于所述第二阱区表面的第二栅极结构，位于所述第三阱区表面的两个第三栅极结构；在所述阱区内形成源极区，所述源极区包括位于所述第一栅极结构远离所述第三栅极结构一侧的第一源极区，位于所述第二栅极结构远离所述第三栅极结构一侧的第二源极区，以及位于同一第三阱区内且位于所述两个第三栅极结构之间的第三源极区；在所述第一栅极结构或第二栅极结构与相邻第三栅极结构之间的衬底中，或者，在若干第三阱区的相邻第三栅极结构之间的衬底中形成漏极区，所述漏极区包括位于所述第一栅极结构和相邻第三栅极结构之间的衬底内的第一漏极区，所述第一漏极区横跨所述第一阱区和相邻的第三阱区，位于所述第二栅极结构和相邻第三栅极结构之间的衬底内的第二漏极区，所述第二漏极区横跨所述第二阱区和相邻的第三阱区。
[0006]可选的，所述第三阱区的数量为若干个，形成所述漏极区的步骤中，所述漏极区还包括位于相邻第三阱区之间衬底内的第三漏极区，所述第三漏极区横跨所述相邻的第三阱区。
[0007]可选的，在形成所述阱区之前，还包括:在所述衬底中形成第一隔离结构和第二隔离结构;形成所述第一阱区和第二阱区的步骤中，形成包围所述第一隔离结构的第一阱区，形成包围所述第二隔离结构的第二阱区；形成所述源极区的步骤中，在所述第一隔离结构和第一栅极结构之间的第一阱区内形成所述第一源极区，在所述第二隔离结构和第二栅极结构之间的第二阱区内形成所述第二源极区。
[0008]可选的，成所述阱区、第一隔离结构和第二隔离结构之后，所述形成方法还包括:在所述第一隔离结构远离所述第一栅极结构一侧形成第一体接触区，且部分所述第一体接触区位于所述第一阱区内，在所述第二隔离结构远离所述第二栅极结构一侧形成第二体接触区，且部分所述第二体接触区位于所述第二阱区内。
[0009]可选的，所述半导体结构为栅接地N型场效应晶体管，用于静电保护;所述阱区、第一体接触区和第二体接触区注入离子的类型为P型，所述漏极区和源极区注入离子的类型为N型。
[0010]相应的，本发明还提供一种半导体结构，包括:衬底，所述衬底包括器件区；形成于衬底中的若干个阱区，所述若干个阱区包括位于所述器件区的第一阱区、第二阱区，以及位于所述第一阱区和第二阱区之间的一个或若干个第三阱区，所述若干个阱区之间通过所述衬底进行隔离;形成于所述阱区表面的栅极结构，所述栅极结构包括位于所述第一阱区表面的第一栅极结构，位于所述第二阱区表面的第二栅极结构，位于所述第三阱区表面的两个第三栅极结构;位于所述阱区内的源极区，所述源极区包括位于所述第一栅极结构远离所述第三栅极结构一侧的第一源极区，位于所述第二栅极结构远离所述第三栅极结构一侧的第二源极区，以及位于同一第三阱区内且位于所述第三栅极结构之间的第三源极区；位于所述第一栅极结构或第二栅极结构与相邻第三栅极结构之间，或者，位于若干第三阱区的相邻第三栅极结构之间衬底中的漏极区，所述漏极区包括位于所述第一栅极结构和相邻第三栅极结构之间的衬底内的第一漏极区，所述第一漏极区横跨所述第一阱区和相邻的第三阱区，位于所述第二栅极结构和相邻第三栅极结构之间的衬底内的第二漏极区，所述第二漏极区横跨所述第二阱区和相邻的第三阱区。
[0011 ]可选的，所述半导体结构还包括位于所述第一阱区内的第一隔离结构，以及位于所述第二阱区内的第二隔离结构;所述第一隔离结构位于所述第一源极区远离所述第一栅极结构一侧的第一阱区内，所述第二隔离结构位于所述第二源极区远离所述第二栅极结构一侧的第二阱区内。
[0012]可选的，所述半导体结构还包括:位于所述第一隔离结构远离所述第一栅极结构一侧的第一体接触区，所述第一体接触区的一部分位于所述第一阱区内；位于所述第二隔离结构远离所述第二栅极结构一侧的第二体接触区，所述第二体接触区的一部分位于所述第二阱区内。
[0013]可选的，所述半导体结构为栅接地N型场效应晶体管，用于静电保护;所述阱区、第一体接触区和第二体接触区的掺杂离子的类型为P型，所述漏极区和源极区掺杂离子的类型为N型。
[0014]相应的，本发明还提供一种静电保护电路，包括:静电输入端;接地端;本发明所述的半导体结构，所述衬底、源极区和栅极结构接至接地端，所述漏极区与静电输入端电性相连。
[0015]与现有技术相比，本发明的技术方案具有以下优点:
[0016]本发明通过在器件区衬底内形成若干个阱区，所述若干个阱区之间通过衬底进行隔离，使漏极区横跨相邻阱区而位于所述阱区内，且部分漏极区位于所述阱区内，部分漏极区位于所述衬底内。由于GG匪OS的寄生电容受到掺杂离子浓度的影响，掺杂离子浓度越小寄生电容越小，而所述衬底的掺杂离子浓度小于所述阱区的掺杂离子浓度，因此可以使GGNM0S的寄生电容减小，从而可以减小输入输出延时的问题，进而提升芯片的工作速度。
【附图说明】
[0017]图1是现有技术半导体结构一实施例的结构示意图；
[0018]图2至图5是本发明半导体结构的形成方法一实施例对应的结构示意图；
[0019]图6是本发明静电保护电路一实施例的结构示意图。
【具体实施方式】
[0020]由【背景技术】可知，现有技术GGNM0S的性能有待提高。分析其原因在于:
[0021 ]如图1所示，GGNM0S—实施例的结构包括:衬底100 ；位于所述衬底100中的P型阱区110，位于所述P型阱区110中的隔离结构150，位于隔离结构150之间所述衬底100上的多个栅极结构，位于栅极结构之间或栅极结构与隔离结构150之间的N型掺杂区，所述N型掺杂区位于所述P型阱区110中。
[0022]具体地，所述多个栅极结构包括依次位于隔离结构150之间的第一栅极结构121、第二栅极结构122、第三栅极结构123和第四栅极结构124。第一栅极结构121与第二栅极结构122之间、第三栅极结构123与第四栅极结构124之间的N型掺杂区为共漏极区130，第一栅极结构121与隔离结构150之间、第二栅极结构122与第三栅极结构123之间、第四栅极结构124与隔离结构150之间的N型掺杂区为源极区140。
[0023]所述共漏极区130与所述ESD输入端170电性相连，所述源极区140和所述栅极结构接地。<