第一栅极结构231和相邻第三栅极结构233之间的衬底200内的第一漏极区251，所述第一漏极区251横跨所述第一阱区221和相邻的第三阱区223，位于所述第二栅极结构232和相邻第三栅极结构233之间的衬底200内的第二漏极区252，所述第二漏极区252横跨所述第二阱区222和相邻的第三阱区233。
[0053]本实施例中，所述第三阱区223的数量为一个，所述漏极区包括第一漏极区251和第二漏极区252。在其他实施例中，所述第三阱区的数量为任意自然数n，且η 2 2，相应的，形成所述漏极区的步骤中，所述漏极区还包括位于相邻第三阱区之间衬底内的第三漏极区，所述第三漏极区横跨所述相邻的第三阱区。
[0054]相邻所述源极区和漏极区以及所述源极区和漏极区之间的阱区构成寄生的ΝΡΝ三极管，用于实现静电释放的功能。所述漏极区相当于NPN三极管的集电极区。例如，所述第一源极区241、第一阱区221以及第一漏极区251构成第一 NPN三极管。
[0055]需要说明的是，所述漏极区为相邻NPN三极管的共漏极区。
[0056]本实施例中，所述半导体结构为GG匪0S，相应的，所述第一漏极区251和第二漏极区252的掺杂离子类型为N型离子，且所述第一漏极区251和第二漏极区252掺杂离子的类型和浓度相同。具体地，所述掺杂离子可以为P离子、As离子或Sb离子，掺杂离子的剂量为1E12至1E13原子每平方厘米。
[0057]需要说明的是，所述漏极区和所述源极区在同一道离子掺杂工艺中形成。在其他实施例中，还可以在不同离子掺杂工艺中分别形成所述漏极区和源极区。
[0058]本实施例中，形成所述阱区、第一隔离结构211和第二隔离结构212之后，还包括:在所述第一隔离结构211远离所述第一栅极结构231—侧形成第一体接触区261，且部分所述第一体接触区261位于所述第一阱区221内，在所述第二隔离结构212远离所述第二栅极结构232—侧形成第二体接触区262，且部分所述第二体接触区262位于所述第二阱区222内。其中，所述第一体接触区261和所述第二体接触区262在同一道离子掺杂工艺中形成。
[0059]所述第一体接触区261和第二体接触区262用于在后续金属互连时将所述衬底200连接至地线GND，所述第一体接触区261和第二体接触区262的掺杂类型与所述衬底200的掺杂类型相同，且掺杂浓度高于所述衬底200，用以降低接触电阻。具体地，所述第一体接触区261和第二体接触区262掺杂离子的类型为P型离子，所述P型离子可以为B离子或BF离子，掺杂离子的剂量为1E12至1E13原子每平方厘米。
[0060]需要说明的是，本实施例中，先形成所述漏极区和源极区，再形成所述第一体接触区261和第二体接触区262。在其他实施例中，还可以先形成第一体接触区和第二体接触区，再形成漏极区和源极区。
[0061]本发明通过在器件区衬底200内形成若干个阱区，所述若干个阱区之间通过所述衬底200进行隔离，使共漏极区横跨相邻阱区，且部分漏极区位于所述阱区内，部分漏极区位于所述衬底200内。由于GGNM0S的寄生电容受到掺杂离子浓度的影响，掺杂离子浓度越小寄生电容越小，本实施例中所述衬底200的掺杂离子浓度小于所述阱区的掺杂离子浓度，因此与现有技术相比，本发明GGNM0S的寄生电容减小，从而可以减小输入输出延时的问题，进而提升芯片的工作速度。
[0062]相应地，本发明实施例还提供一种半导体结构，继续参考图5，示出了本发明实施例一半导体结构的示意图。所述半导体结构包括:
[0063]衬底200，所述衬底包括器件区I;
[0064]形成于衬底200中的若干个阱区，所述若干个阱区包括位于所述器件区I的第一阱区221、第二阱区222，以及位于所述第一阱区221和第二阱区222之间的一个或若干个第三阱区223，所述若干个阱区之间通过所述衬底200进行隔离；
[0065]形成于所述阱区表面的栅极结构，所述栅极结构包括位于所述第一阱区221表面的第一栅极结构231，位于所述第二阱区222表面的第二栅极结构232，以及位于所述第三阱区223表面的两个第三栅极结构233;
[0066]位于所述阱区内的源极区，所述源极区包括位于所述第一栅极结构231远离所述第三栅极结构233—侧的第一源极区241，位于所述第二栅极结构232远离所述第三栅极结构233—侧的第二源极区242，以及位于同一第三阱区223且位于所述两个第三栅极结构233之间的第三源极区243;
[0067]位于所述第一栅极结构231或第二栅极结构232与相邻第三栅极结构233之间，或者，位于若干第三阱区223的相邻第三栅极结构233之间衬底200中的漏极区，所述漏极区包括位于所述第一栅极结构231和相邻第三栅极结构233之间的衬底200内的第一漏极区251，所述第一漏极区251横跨所述第一阱区221和相邻的第三阱区223，位于所述第二栅极结构232和相邻第三栅极结构233之间的衬底内的第二漏极区252，所述第二漏极区252横跨所述第二阱区222和相邻的第三阱区223。
[0068]本实施例中，所述漏极区的部分表面与所述阱区相接触，部分表面与所述衬底200相接触，由于GGNM0S的寄生电容受到掺杂离子浓度的影响，掺杂离子浓度越小寄生电容越小，本实施例中所述衬底200的掺杂离子浓度小于所述阱区的掺杂离子浓度，因此，与现有技术相比，本发明GGNM0S的寄生电容减小，从而可以减小输入输出延时的问题，进而提升芯片的工作速度。
[0069]本实施例中，所述第三阱区223的数量为一个，所述第三栅极结构233的数量为两个。
[0070]在其他实施例中，所述第三阱区的数量为任意自然数η，且η2 2。相应的，所述第三栅极结构233的数量为2η个，所述漏极区还包括位于相邻第三阱区之间衬底内的第三漏极区(图未示)，所述第三漏极区横跨所述相邻的第三阱区。
[0071]本实施例中，所述半导体结构还包括位于所述第一阱区221内的第一隔离结构211，以及位于所述第二阱区222内的第二隔离结构212;所述第一隔离结构211位于所述第一源极区241远离所述第一栅极结构231—侧的第一阱区221内，所述第二隔离结构212位于所述第二源极区242远离所述第二栅极结构232—侧的第二阱区222内。
[0072]需要说明的是，所述半导体结构还包括:位于所述第一隔离结构211远离所述第一栅极结构231—侧的第一体接触区261，所述第一体接触区261的一部分位于所述第一阱区221内；位于所述第二隔离结构212远离所述第二栅极结构232—侧的第二体接触区262，所述第二体接触区262的一部分位于所述第二阱区222内。
[0073]本实施例中，所述衬底200还包括位于所述器件区I两侧的连接区Π。所述第一体接触区261的一部分还位于所述连接区Π内，所述第二体接触区262的一部分还位于所述连接区Π内。
[0074]所述第一体接触区261和第二体接触区262用于将所述衬底200连接至地线GND，所述第一体接触区261和第二体接触区262的掺杂类型与所述衬底200的掺杂类型相同，且掺杂浓度高于所述衬底200，用以降低接触电阻。
[0075]本实施例中，所述半导体结构为栅接地Ν型场效应晶体管(GGNM0S，Gate GroundedNM0S)，用于ESD保护。相邻所述源极区和漏极区以及所述源极区和漏极区之间的阱区构成NPN三极管，用于实现静电释放的功能，所述漏极区相当于NPN三极管的集电极区，所述源极区相当于NPN三极管的发射极区，所述阱区相当于NPN三极管的基区。例如，所述第一源极区241、第一阱区221以及第一漏极区251构成第一 NPN三极管。
[0076]相应的，所述阱区、第一体接触区261和第二体接触区262的掺杂离子的类型为P型，所述漏极区和源极区掺杂离子的类型为N型。
[0077]具体地，所述第一阱区22