用于制造半导体器件的方法和半导体器件的制作方法
【技术领域】
[0001]本文中描述的实施例涉及包括栅电极诸如沟槽内的栅电极的半导体器件。进一步的实施例涉及用于制造这样的半导体器件的方法。
【背景技术】
[0002]设计能够在苛求条件下可靠执行的半导体器件是所期望的。半导体器件性能规格可以受特征尺寸影响。例如，晶体管尺寸的减小可以导致器件性能的折衷。例如，诸如栅电极的导电特征的收窄可以导致栅电阻的增大、欧姆损耗和/或特别当器件在高电流密度下操作时半导体器件不期望的变热。因此，存在对在允许微型化的同时维持或甚至提升器件性能规格的期望。
【发明内容】
[0003]根据一个实施例，一种用于制造半导体器件的方法包含:提供包括主表面的半导体基底和在相邻半导体台面之间的沟槽内的栅电极，其中，所述栅电极通过各自的电介质层与所述相邻半导体台面电气地绝缘；在所述相邻半导体台面的每个上形成各自的立柱，从而在所述沟槽上在所述立柱之间留下开口 ；沿各个立柱侧壁在所述开口中形成电介质接触间隔物以收窄所述栅电极之上的开口 ；以及，在形成所述电介质接触间隔物之后，形成与所述栅电极具有界面的导体，所述界面沿所述栅电极的延伸而延伸，其中，所述导体具有比所述栅电极的电导率更大的电导率。
[0004]根据一个实施例，一种半导体器件包含:包括主表面的半导体基底；栅电极，其当在垂直于所述主表面的横截面中观察时在相邻半导体台面之间的沟槽内，其中，所述栅电极通过各自的电介质层与所述相邻半导体台面电气地绝缘；导体；以及所述导体与所述栅电极的界面，所述界面沿所述栅电极延伸，其中，所述导体至少部分上被布置在相邻电介质接触间隔物之间，并且所述导体具有比所述栅电极的电导率更大的电导率。
[0005]通过阅读下面的详细说明书和通过观察附图，本领域的技术人员将认识到额外的特征和优点。
【附图说明】
[0006]附图中的部件不必成比例，替代地将重点放在图示本发明的原理上。此外，在附图中，相似的参考标号指定对应的部分。在附图中:
图1示出了根据本文中描述的实施例的半导体器件；
图2A到21示出了根据本文中描述的实施例的用于制造半导体器件的方法。
[0007]图3示出了根据本文中描述的实施例的半导体器件。
【具体实施方式】
[0008]在下面的详细说明中，对附图进行参考，所述附图形成详细说明的一部分，并且在其中借助于图示示出了在其中可以实践本发明的特定实施例。在这点上，诸如“顶”、“底”、“前”、“后”、“首”、“尾”、“横向”、“纵向”等方向术语参考正被描述的(一个或多个)附图的定向来使用。因为实施例的部件可以以许多不同的定向来定位，所以方向术语用于图示的目的，并且决不是限制性的。应当理解，在不脱离本发明的范围的情况下，可以使用其它实施例并且可以做出结构和逻辑的改变。因此，下面的详细说明不应当在限制性意义上来理解，并且本发明的范围由所附权利要求定义。所描述的实施例使用特定语言，这不应当理解为限制所附权利要求的范围。
[0009]在该说明书中，半导体基底的第二侧面或表面被认为由下或后侧的侧面或表面形成，而第一侧面或表面被认为由半导体基底的顶或主侧面或表面形成。如用在该说明书中的术语“在…之上”和“在…之下”，与“顶”和“底”相同地，因此在考虑该定向的情况下描述结构特征对另一结构特征的相对位置。此外，诸如“在…下面”、“在…之下”、“下”、“在…上面”、“上”等的空间相对术语用于容易描述以便解释一个特征相对于第二特征的定位。这些术语旨在涵盖除了与附图中描绘的那些不同的定向之外的器件的不同定向。进一步地，诸如“第一”、“第二”等的术语也用于描述各种特征、区域、部段等，并且也不旨在是限制性的。贯穿说明，相似的术语可以指相似的特征。
[0010]在本文中，特别当涉及沟槽、栅电极和/或导体时，例如，“长度”、“延伸”和“广度”可以可互换地使用，并且可以指特征的长轴。“宽度”可以指与延伸垂直的结构的方向。“宽度”和“长度”还可以分别指在宽度和长度方向上的尺寸。
[0011 ] 术语“电连接”和“电气连接”可以描述两个特征之间的欧姆连接。
[0012]在本文中，到平面或表面上的“法线投影”表示到平面或表面上的垂直投影。换句话说，观察方向垂直于表面或平面。
[0013]在本文中，“电介质层”可以指可选连接的多个电介质层。例如，电介质层将栅电极150与(一个或多个)半导体台面191、192分离，以及可选地将场电极160与栅电极150和(一个或多个)半导体台面191、192中的每个分离。
[0014]在本文中，如在本文中所描述的“界面”可以例如通过诸如SEM和/或能量色散X射线光谱法的电子显微学方法来检测。
[0015]半导体基底可以由适于制造半导体部件的任何半导体材料制成。举例来说，这样的材料的示例包含但不限于:诸如娃(Si)的元素半导体材料，诸如碳化娃(SiC)或娃锗(SiGe)的IV族化合物半导体材料，诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、氮化镓(GaN)、氮化招镓(AlGaN)、磷化铟镓(InGaPa)或磷化铟镓砷(InGaAsP)的二元、三元或四元I11-V半导体材料，以及诸如碲化镉(CdTe)和碲镉汞(HgCdTe)的二元或三元I1-VI半导体材料。上面提到的半导体材料也称为同质结半导体材料。当将两个不同的半导体材料组合时，形成异质结半导体材料。异质结半导体材料的示例包含但不限于娃(SixC1 x)和SiGe异质结半导体材料。对于大功率半导体应用来说，当前主要使用S1、SiC和GaN材料。
[0016]当用在本文中时，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所陈述元件或特征的出现，但不排除额外的元件或特征。除非上下文另外明确指出，冠词“一(a)”、“一个(an)”和“该”旨在包含复数以及单数。在考虑上面的变型和应用范围的情况下，应当理解，本发明不受前述描述限制也不受附图限制。替代地，本发明仅受下面的权利要求及其法律等价项的限制。
[0017]在本文中，“重掺杂多晶硅”可以指大约大于1017、1018或10 19原子/cm3 (诸如大约102°原子/cm3)的掺杂剂浓度。在本文中，多晶硅可以包含重掺杂多晶硅。
[0018]图1示出了根据本文中描述的实施例的半导体器件I。半导体器件I具有半导体基底199的主表面101。主表面101可以看作可以是平直和不弯的几乎连续的表面。为了描述半导体器件I的特征的相对位置，主表面101可以特别有用。主表面101可以看作这样的平面:所述平面连续延伸从而使其与半导体基底199的顶或主侧面共面。
[0019]如图1中图示的，半导体器件I具有栅电极150，所述栅电极150当在垂直于主表面101的横截面中观察时在相邻半导体台面191、192之间的沟槽190内。半导体台面191、192可以向上延伸至主表面101。栅电极150通过各自的电介质层200与相邻半导体台面191、192电气地绝缘，所述电介质层200例如可以在沟槽190内和/或沿沟槽190的壁，特别是底和侧壁。电介质层200可以向上延伸至主表面101，以便使栅电极150与相邻半导体台面191、192绝缘。例如，半导体器件I可以包含在栅电极150和电介质层200的边界处的多晶硅/GOX界面。
[0020]场电极160可以在栅电极150之下被布置在沟槽190中的每个中。
[0021]电介质层200例如包含各自的晶体管单元的栅电介质262以及比各自的栅电介质262更厚的场电介质或场氧化物261。栅电介质262被布置在栅电极150与半导体台面191、192的邻接半导体材料之间，并且可以具有3 nm与30 nm之间的厚度。
[0022]场电介质或场氧化物261被布置在场电极160与半导体台面191、192的邻接半导体材料之间，并且可以具有20 nm与300 nm之间的厚度以承受半导体器件的额定阻断电压。该额定阻断电压大于施加到栅电极150的电压。
[0023]如图1中图示的，半导体器件I还包含导体330，所述导体330形成或具有与栅电极150的界面610。有益的是:导体330具有比栅电极150的电导率更大的比电导率，诸如栅电极150的电导率的多于3倍或优选地多于5倍的电导率。例如，可以是包含重掺杂多晶硅的多晶硅的栅电极150的材料的薄层电阻是导体330的材料的薄层电阻的多于3倍并且优选地多于5倍。例如，当器件包含相对高导电的导体(特别是相对于栅电极)时，诸如当在高电流下操作时，可以存在较少欧姆损耗和热量生成。导体330可以有益地减小半导体器件I的栅电阻。半导体器件I的开关速度也可以增加。
[0024]导体330可以包含金属、金属合金、金属氮化物、金属硅化物及其组合。导体例如可以包含钨、钛、钴和/或铜；导体330可以包含诸如硅化钛、硅化钴和/或硅化铜的金属硅化物；导体330可以包含诸如氮化钛的氮化物。包含钛和氮化钛或由钛和氮化钛组成的导体330是有益的，就像氮化钛和钨那样。导体330可选地可以是金属，所述金属具有少于5倍于栅电极150的薄层电阻的薄层电阻，所述栅电极150可以是多晶硅。导体330的的电导率可以导致总体减少的栅电阻和/或增加的半导体器件I的开关速度。
[0025]沟槽190的宽度可以在100 nm和200 nm之间。部分上或完全地将导体330嵌入栅电极150中对具有小横截面积的栅电极150特别有益。
[0026]导体330当在垂直于主表面101的横截面中观察时在相邻半导体台面191、102之间的沟槽190内，S卩，导体330典型地以相同的距离与邻接台面191、192的侧壁间隔开。
[0027]栅电极150与导体330之间的界面610可以沿栅电极150延伸，特别是在垂直于图1的横截面视图的方向上，诸如在平行于主表面101的方向上沿栅电极150的长度。界面610可以在沟槽190内延伸，诸如在主表面101之下。
[0028]界面610可以是导体330与栅电极150之间的2维或3维直