接界面，以在导体330与栅电极150之间形成良好欧姆接触。
[0029]导体330可以至少部分上被布置在相邻的电介质接触间隔物211、212之间。电介质接触间隔物211、212可以使导体330与诸如可以通向相邻半导体台面191、192的电接触315的相邻特征绝缘。可以通向半导体台面191、192的电接触315可以与相邻半导体台面191、192中的至少一个的进行电接触，并且可以称为源接触。电接触315与栅电极150和导体330中任一个之间的电短路可以通过介入电介质材料来避免。例如，电介质层200、电介质间隔物211、212和/或诸如第一和第二电介质层231、232的进一步电介质层可以被布置在电接触315与栅电极150和导体330中的至少一个之间。
[0030]在实施例中，半导体器件I的导体330可以在主表面101之上延伸。导体330可以从主表面101之下延伸到主表面101之上。例如，导体330的底面和导体330的侧面的一部分可以与栅电极150形成界面610，并且因此与栅电极150电连接。
[0031]在实施例中，半导体器件I可以包含栅电极150中的凹陷345。导体330的区域可以被布置在凹陷345中。凹陷345可以形成界面610的至少一部分。凹陷345可以在导体330与栅电极150之间导致鲁棒的电接触。凹陷345可以导致导体330具有增加的横截面以及界面610的增加的界面面积，这可以减小栅电阻和/或增加半导体器件I的开关速度。
[0032]在实施例中，导体330的顶表面350可以在电介质接触间隔物211、212之间，诸如在相邻电介质接触间隔物211、212之间。导体330的顶或主表面350可以与导体330与栅电极150的界面610相对。
[0033]在实施例中，在到主表面101的法线投影中，导体330可以在栅电极150内，S卩，沿平行于主表面101的线的横向宽度在栅电极150内。这可以帮助提供导体330与电接触315之间的足够绝缘，并且例如可以有益地增加击穿电压。
[0034]在实施例中，栅电极150的材料的薄层电阻可以是导体330的材料的薄层电阻的多于3倍并且优选地多于5倍。栅电极150的材料例如可以是多晶硅和/或重掺杂多晶硅。高导电的导体330是合期望的，并且可以导致减小的栅电阻。
[0035]在实施例中，沟槽190的宽度可以多于例如多于两倍于半导体台面191和相邻半导体台面192中任一个的宽度。沟槽的增加的宽度可以有益地增加可用于导体330的区域横截面，因此减小栅电阻。
[0036]在实施例中，导体330可以包含金属、金属合金、金属氮化物和金属硅化物中的至少一个。将这样的材料用于导体330例如可以减小栅电阻。
[0037]沿栅电极150的长度中的至少某个，导体330的顶表面350可以例如通过至少一个电介质层231、232 (第一和第二电介质层)与器件的主表面101绝缘。栅电极150和导体330由此可以与诸如源接触的电接触绝缘，所述电接触可以被设置在器件的顶上，包含例如(一个或多个)电介质层231、232 (第一和第二电介质层)的顶上。前面提到的被设置在器件的顶上的电接触可以是源接触，所述源接触旨在电气连接到(一个或多个)半导体台面，并且旨在与栅电极绝缘。
[0038]半导体器件可以是具有在半导体基底199中形成的多个晶体管单元的功率半导体器件。栅电极150形成各自晶体管单元的栅电极。导体330减小栅电极150的有效电阻以改进栅信号到晶体管单元中的每个的分配。半导体器件例如可以是MOSFET或IGBT。
[0039]参考图2A至21描述了实施例，所述图2A至21图示了根据本文中描述的实施例的用于制造半导体器件I的方法。
[0040]图2A示出了根据本文中描述的实施例的具有主表面101的半导体基底199和栅电极150。栅电极150当在垂直于主表面101的横截面中观察时可以在相邻半导体台面191、192之间的沟槽190内。栅电极150可以通过各自的栅电介质262与相邻半导体台面191、192 绝缘。
[0041]半导体基底199可以包含弱η掺杂漂移区123、ρ掺杂主体区122和高η掺杂源区121。当对栅电极150施加例如相对于主体区122的正电压的栅电压时，沿栅电介质262在主体区122中形成导电沟道以提供源区121与漂移区123之间的欧姆连接。
[0042]半导体基底199可以进一步包含在其下侧处的η掺杂漏区124以形成功率MOSFETo可替换地，半导体基底199可以包含在其下侧处的P掺杂发射极区124以形成IGBT0
[0043]栅电极150可以是高η掺杂多晶硅材料，这可以在沉积期间被原位掺杂或借助于分离的掺杂过程。例如，栅电极150可以与源区121 —起被掺杂。
[0044]诸如在栅电极150之下可以还存在场电极160。如图2Α中图示的，场电极160和栅电极150可以通过内沟槽绝缘263彼此分离和绝缘。
[0045]在相邻半导体台面191、192的每个上，可以形成各自的立柱201、202。立柱201、202可以在栅电极150被提供之后来形成。例如，立柱201、202可以通过半导体台面191、192的暴露的上部分的热氧化来形成，从而立柱201、202在暴露的部分处选择地形成。立柱201,202因此相对于沟槽190自对准地被形成。立柱201、202的内侧壁251、252例如可以位于距离沟槽190的横向侧壁给定横向距离处。此外，侧壁251、252与沟槽190的各自侧壁具有相同的横向距离，从而立柱201、202的布置相对于沟槽190是对称的。以相对于立柱201、202自对准的方式形成的任何结构特征因此相对于沟槽190也将是对称的。例如，如下面描述的，导体330将与沟槽190的侧壁相等地间隔开，因为导体330使用立柱201、202和电介质接触间隔物211、212作为掩模来形成，所述电介质接触间隔物211、212与立柱201,202并且因此与沟槽190自对准而被形成。
[0046]典型地，源区121和主体区1222在形成立柱201、202之前被形成。用于形成半导体台面191、192的热过程还可以用于将用于源和主体区的注入的掺杂剂进一步扩散到半导体基底199中。
[0047]为易于图示，源区121、主体区122、漂移区123和漏区124仅在图2Α中图示，但也将在图2Β至21中出现。
[0048]在沟槽190之上，开口 400典型地仍然在立柱201、202之间。由于立柱201、202的自对准形成，开口 400相对于沟槽190自对准。
[0049]电介质接触间隔物211、212可以沿各自的立柱侧壁251、252在开口 400中被形成，以在栅电极150之上收窄开口 400。电介质间隔物211、212等同地收窄开口 400，从而当在垂直于主表面的横截面中观察时，收窄的开口 400与台面191、192的侧壁等同地间隔开。在形成电介质接触间隔物211、212之后，收窄的开口 400因此在向主表面101的正轴投影中观察时可以在栅电极150内。
[0050]电介质接触间隔物211、212例如可以通过下述来形成:共形沉积绝缘材料层，之后是各向异性回蚀刻。绝缘材料层的厚度应当小于相邻台面191、192之间的横向距离或开口 400的宽度(沉积电介质接触间隔物211、212之前的宽度)的一半，以避免开口被该层的绝缘材料完全充满。绝缘材料典型地不同于立柱201、202的材料，以便允许相对于立柱201,202对该层的绝缘材料以及因此对电介质接触间隔物211、212进行选择蚀刻。
[0051]根据实施例，立柱201、202的材料是诸如氧化硅的氧化物，并且电介质接触间隔物211、212的材料是诸如氮化硅的氮化物。
[0052]电介质接触间隔物211、212将开口 400收窄到使得剩余开口当在横截面视图中观察时小于栅电极150的横向宽度(沿平行于主表面101的线)的程度。例如，电介质接触间隔物211、212比栅电介质262更厚。
[0053]根据实施例，电介质接触间隔物211、212将开口 400收窄大约相对于开口 400的原始宽度的至少15%。例如，开口 400可以具有150 nm与250 nm之间的原始宽度，并且电介质接触间隔物211、212中的每个可以具有20 nm与50 nm之间的横向宽度。
[0054]图2B图示了根据本文中描述的实施例的凹陷345的可选形成，所述凹陷345可以使用电介质接触间隔物211、212作为蚀刻掩模被蚀刻到栅电极150的顶表面155中。在形成导体330特别是与栅电极150具有界面610的导体330之前，对凹陷345进行蚀刻。凹陷345可以增加导体330与栅电极150之间的界面610的面积。这可以允许导体330的增加的区域横截面，并且特别在包含长埋栅电极的实施例中减小栅电阻。
[0055]凹陷345使用例如具有用于防止凹陷345延伸远至栅电极150的底的时间控制蚀刻的各向异性蚀刻过程来蚀刻。例如，凹陷345可以延伸到栅电极150的总纵向厚度的约10%至30%的、从栅电极150的顶表面155测量的栅电极150的纵向深度。
[0056]如图2C中图示的，根据本文中描述的实施例，导体330至少部分上在凹陷345中被形成。如果在栅电极150中不形成凹陷，则在可选地移除在栅电极150的顶表面155上形成的可选氧化物层之后，导体在栅电极150的顶表面155上被形成。
[0057]导体330在形成电介质接触间隔物211、212之后被形成。电介质接触间隔物211、212中的至少一个可以辅助提供使栅电极150和/或导体330与可以随后形成的金属接触315绝缘的绝缘材料。电介质接触间隔物211、212还可以辅助形成导体，使得导体330被形成为窄于栅电极150。
[0058]导体330可以与栅电极150进行接触，所述栅电极150可以位于导体330与电介质层200和/或(一个或多个)半导体台面191、192之间。
[0059]导体与电介质层200和/或(一个或多个)半导体台面191、192之间的直接接触可以被