实施例的半导体器件I。半导体器件I具有半导体基底199的主表面101。导体330通过电接触317被电气接触，所述电接触317提供到典型地不同于顶金属化316的金属化318的连接。电接触317可以向栅150提供电流和/或施加电压。例如，图3中图示的横截面表示在器件上的至少一个位置处的器件横截面。在图3中图示的器件位置处，导体330可以被电接触317电气接触。
[0089]器件可以被配置，从而沿可以垂直于所述横截面的沟槽的长度或延伸的大部分，没有到导体330的电接触317。在实施例中，其中没有到导体330的电接触317的半导体器件I的位置中(例如，诸如图1中图示那个的横截面区域)，到(一个或多个)半导体台面191、192的电接触315可以存在。到(一个或多个)半导体台面191、192的电接触315可以沿栅电极150的延伸而延伸，诸如平行于栅电极150。
[0090]栅电极150可以电气连接到源或与源绝缘。
[0091]上面提到的器件和方法特别就包含诸如电接触的自对准特征的器件及其制造方法进行了设想，其中可以使半导体台面宽度变得越来越窄。设想可以使可以自对准的(一个或多个)电接触315、317中的至少一个位于栅电极150和/或(一个或多个)半导体台面内。
[0092]上面描述的半导体器件及其制造方法的好处在于，可以减小间距，这可以导致更高的晶体管区域密度。
[0093]通过考虑上面的变型和应用的范围，应当理解，本发明不受前述说明限制也不受附图限制。替代地本发明仅受下面的权利要求及其法律等价项限制。
[0094] 参考列表
I半导体器件
101主表面
121源区
122主体区
123漂移区
124漏区/发射极区 150栅电极
155顶表面(栅电极)
190沟槽
191、192半导体台面
196、197顶表面(台面)
199半导体基底
200电介质层 20U202立柱
21U212电介质接触间隔物
221,222外侧壁(间隔物)
223,224内侧壁(间隔物)
230第一绝缘层
231第一电介质层
232第二电介质层 235第二绝缘层 251、252立柱侧壁
261场电介质/场氧化物
262栅电介质
263沟槽内绝缘 271、272侧壁
275空间
315电气接触
316,318金属化
330导体
332侧壁(导体)
345凹陷
350顶表面(导体)
400沟槽之上的开口
401台面之上的开口
610材料界面(导体和栅)。
【主权项】
1.一种制造半导体器件(I)的方法，所述方法包括: 提供包括主表面(101)的半导体基底(199)和在相邻半导体台面(191、192)之间的沟槽(190)内的栅电极(150)，其中，所述栅电极(150)通过各自的电介质层(200)与所述相邻半导体台面(191、192)电气地绝缘； 在所述相邻半导体台面(192)中的每个上形成各自的立柱(201、202)，从而在所述沟槽(190 )之上在所述立柱(201、202 )之间留下开口( 400 ); 沿各自的立柱侧壁(251、252 )在所述开口( 400 )中形成电介质接触间隔物(211、212 )以收窄所述栅电极(150 )之上的所述开口( 400 );以及 在形成所述电介质接触间隔物(211、212)之后，形成与所述栅电极(150)具有界面(610)的导体(330)，所述界面(610)沿所述栅电极(150)的延伸而延伸，其中，所述导体(330)具有比所述栅电极(150)的电导率更大的电导率。2.根据权利要求1所述的方法，进一步包括: 在形成所述导体(330)之前，使用所述电介质间隔物(211、212)作为蚀刻掩模将凹陷(345)蚀刻到所述栅电极(150)的顶表面中。3.根据权利要求1或2所述的方法，其中，所述立柱(201、202)在提供所述栅电极(150)之后被形成。4.根据前述权利要求中任一项所述的方法，进一步包括: 形成电接触(315)，所述电接触(315)关于所述相邻半导体台面(191、192)自对准，并且与所述相邻半导体台面(191、192)中的至少一个电气接触，其中，所述电气接触(315)与所述导体(330)绝缘。5.根据前述权利要求中任一项所述的方法，进一步包括: 在形成所述导体(330)之后移除所述立柱(201、202)以暴露各自相邻半导体台面(191,192)的顶表面(196、197)，并且暴露所述电介质接触间隔物(211、212)的外侧壁(221、222)，所述外侧壁(221、222)背向彼此。6.根据权利要求5所述的方法，进一步包括: 在形成所述电接触(315)之前，加宽所述电介质接触间隔物(211)，以减少所述半导体台面(191、192)的顶表面(196、197)的暴露的表面积；以及 掩蔽所述导体(150)之上的所述电介质接触间隔物(211、212)之间的区域。7.根据权利要求5或6所述的方法，其中，形成所述电接触(315)包括将导电材料沉积到所述半导体台面(191、192)中的至少一个的暴露的顶表面(196、197)上。8.根据前述权利要求中任一项所述的方法，其中，形成所述导体(330)使得所述导体(330 )的顶表面(350 )在所述电介质接触间隔物(211、212 )之间的开口( 400 )中。9.根据前述权利要求中任一项所述的方法，其中，形成所述导体(330)使得所述导体(330)从所述主表面(101)之下延伸到所述主表面(101)之上。10.根据前述权利要求中任一项所述的方法，其中，在到所述主表面(101)上的法线投影中，所述导体(330)被形成在所述栅电极(150)内，其中可选地，在所述法线投影中，在形成所述电介质接触间隔物(211、212 )之后被收窄的开口( 400 )在所述栅电极(150 )内。11.根据前述权利要求中任一项所述的方法，其中，形成所述导体(330)包括沉积形成所述导体(330)的材料，可选地之后是对形成所述导体(330)的材料的一部分进行蚀刻。12.根据前述权利要求中任一项所述的方法，其中，形成所述导体(330)包括形成金属、金属合金、金属氮化物、金属硅化物及其组合中的至少一个。13.一种半导体器件(I)，包括: 包括主表面(101)的半导体基底(199); 在相邻半导体台面(191、192)之间的沟槽(190)内的栅电极(150)，其中，所述栅电极(150)通过各自的电介质层(200)与所述相邻半导体台面(191、192)电气地绝缘； 导体(330);以及 所述导体(330)与所述栅电极(150)的界面(610)，所述界面(610)沿所述栅电极(150)延伸，其中 所述导体(330)至少部分上被布置在相邻电介质接触间隔物(211、212)之间，所述导体(330)具有比所述栅电极(150)的电导率更大的电导率。14.根据权利要求13所述的半导体器件(1)，其中，所述导体(330)从所述主表面(101)之下延伸到所述主表面(101)之上，或者其中，所述导体(330)延伸到所述主表面(101)之上。15.根据权利要求13或14所述的半导体器件(I)，进一步包括: 所述栅电极(150)中的凹陷(345)，其中，所述导体(330)的区域被布置在所述凹陷(345)中，其中，所述凹陷(345)形成所述界面(610)的至少一部分。16.根据权利要求13到15中任一项所述的半导体器件(I)，其中，与所述导体(330)与所述栅电极(150)的界面(610)相对的所述导体(330)的顶表面(350)在所述电介质接触间隔物(211、212)之间。17.根据权利要求13到16中任一项所述的半导体器件(1)，其中，在到所述主表面(101)的法线投影中，所述导体(330)在所述栅电极(150)内。18.根据权利要求13到17中任一项所述的半导体器件(I)，其中，所述栅电极(150)的材料的薄层电阻是所述导体(330)的材料的薄层电阻的多于3倍并且优选多于5倍；其中，可选地 所述栅电极(150)的材料是多晶硅和/或重掺杂的多晶硅。19.根据权利要求13到18中任一项所述的半导体器件(I)，其中，所述沟槽(190)的宽度是所述相邻半导体台面(191、192)中任一个的宽度的多于两倍。20.根据权利要求13到19中任一项所述的半导体器件(1)，其中，所述导体(330)包括金属、金属合金、金属氮化物、金属硅化物及其组合中的至少一个。
【专利摘要】本发明涉及用于制造半导体器件的方法和半导体器件。一种制造半导体器件的方法包括：提供具有主表面（101）的半导体基底（199）和在相邻半导体台面（191、192）之间的沟槽（190）内的栅电极（150）。栅电极（150）通过各自的电介质层与相邻半导体台面（191、192）绝缘。在相邻半导体台面（191、192）中的每个上形成各自的立柱（201、202），从而在沟槽（190）之上在立柱（201、202）之间留下开口（400）。沿各自的立柱侧壁在开口（400）中形成电介质接触间隔物（211、212）以收窄栅电极（150）之上的开口（400）。形成与栅电极（150）具有界面（610）的导体（330）。界面（610）沿栅电极（150）的延伸而延伸，并且导体（330）具有比栅电极（150）的电导率更大的电导率。
【IPC分类】H01L21/283, H01L29/78, H01L29/06, H01L29/423, H01L21/336
【公开号】CN105609413
【申请号】CN201510774099
【发明人】M.珀尔兹尔
【申请人】英飞凌科技奥地利有限公司
【公开日】2016年5月25日
【申请日】2015年11月13日
【公告号】DE102014116706A1, US20160141380