_a和208D_b —侧的侧壁大致对准于相应的鳍部分202b-l、202b-2的侧壁，从而伪栅极线208D-a和208D_b —侧的侧墙也延伸到并覆盖鳍部分202b-l、202b-2的侧壁。
[0033]此外，还可以在鳍被栅极线和侧墙露出的表面上外延生长半导体层(未示出)，以扩大源/漏区面积。根据一有利示例，该半导体层可以包括带应力材料，以向鳍(特别是其中的沟道区)施加应力，从而进一步改善器件性能。具体地，对于η型器件，半导体层可以带拉应力；而对于P型器件，半导体层可以带压应力。例如，在鳍包括Si的情况下，半导体层可以包括S1:C(n型器件)或者SiGe(p型器件)。此外，还可以对鳍的露出部分进行硅化处理，以降低接触电阻。
[0034]随后，如图5 (图5(a)是俯视图，图5 (b)是沿图5(a)中kk1线的截面图)所示，可以在衬底上例如通过淀积，形成导电材料212。导电材料212可以完全覆盖图4所示的结构。接着，可以对导电材料212进行平坦化处理，例如化学机械抛光(CMP)，直至露出各栅极线(可以侧墙201为平坦化停止点，即在检测到侧墙材料时停止)。在栅极线顶部形成有硬掩膜层的情况下，平坦化停止点可以是硬掩膜层。于是，导电材料被局限于在各栅极线之间延伸，并因此形成到相应栅极线之间的源漏区S/D的接触部。导电材料212可以包括Cu、Al、W等常用的接触部材料，或者可以包括带应力的导电材料(对于η型器件带拉应力，对于P型器件带压应力)。
[0035]根据一有利示例，在露出栅极线后，可以应用替代栅工艺。具体地，例如可以通过选择性刻蚀去除(牺牲)栅极线且可选地去除(牺牲)栅介质层，在侧墙210内侧形成栅槽。在栅槽中，例如通过淀积并回蚀，可以依次形成真正的栅介质层和真正的栅导体。
[0036]另外，在淀积导电材料212之前，还可以先淀积一层薄的衬层(未示出)。例如，衬层可以包括氮化物，厚度为约10nm。该衬层可以完全覆盖图4所示的结构，然后被构图以露出源/漏区。接着，可以在该衬层上形成导电材料。
[0037]如图5所示，在第一方向，相邻单元器件(栅极线208a、208b各自对应的单元器件)的源漏区S/D由于伪栅极线208D-a和208D_b以及它们各自侧壁上的侧墙210的存在而彼此电隔离。于是，可以通过相应的接触部212，分别向相邻单元器件的源漏区S/D施加电信号，或者从中引出电信号。
[0038]此外，在第二方向，相邻的单元器件(例如，相邻的鳍与同一栅极线分别构成的器件)的源/漏区彼此连接在一起。如图6中的俯视图所示，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部214。这样，可以将第二方向上相邻单元器件的源/漏区接触部电隔离。例如，可以将导电材料212在预定区域处切断，以实现这种电隔离。当然，这种隔离也可以延伸贯穿栅极线，从而使得第二方向上相邻单元器件的栅堆叠也能电隔离。通常来说，在鳍之间的无源区域(field)上方如STI上进行切断，切口的宽度一般为l-10nm。在刻蚀切口时，可以下方的隔离层204为停止层。可以向切口中填充电介质材料以形成器件间隔离部214;或者，切口可以被随后形成的层间电介质层填充。
[0039]或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得露出的材料层氧化，从而形成绝缘的氧化物。当然，注入的元素不限于氧，本领域技术人员也可以根据所使用的导电材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。
[0040]由此，得到了根据本公开实施例的半导体结构。如图5和6所示，该半导体结构可以包括在衬底200上形成的沿第一方向(例如，图中水平方向)延伸的鳍(202b)以及在衬底200上形成的沿与第一方向交叉的第二方向(例如，图中竖直方向)延伸的多个器件栅堆叠(208a/206、208b/206)，器件栅堆叠的侧壁(例如，图中左右两侧的侧壁)上形成有侧墙210。各器件栅堆叠与之下的鳍相配合，得到单元器件(FinFET)。该半导体结构包括多个这样的单元器件，各单元器件之间可以按器件设计连接。该半导体结构还可以包括在相邻的器件栅堆叠之间形成的伪栅堆叠(208D-a/206、208D-b/206)，伪栅堆叠的侧壁(例如，图中左右两侧的侧壁)上也形成有侧墙210。导电材料212在各栅堆叠之间(具体地，器件栅堆叠与器件栅堆叠之间，器件栅堆叠与伪栅堆叠之间，和/或伪栅堆叠与伪栅堆叠之间)延伸，并因此构成到各单元器件的源/漏区的接触部。在该示例中，导电材料212可以充满相邻栅堆叠之间的空间。
[0041]此外，在该示例中，鳍202b被分为彼此隔离的两个部分202b-l和202b_2(当然也可以分为彼此隔离的更多部分)。器件栅堆叠208a/206与第一部分202b_l相交，而器件栅堆叠208b/206与第一部分202b-2相交。伪栅堆叠208D_a/206可以形成在第一部分202b-l的边缘处，从而其面向伪栅堆叠208D-b/206 —侧的侧墙延伸至第一部分202b_l的侧壁上。同样，伪栅堆叠208D-b/206可以形成在第二部分202b-2的边缘处，从而其面向伪栅堆叠208D-a/206 —侧的侧墙延伸至第一部分202b_2的侧壁上。
[0042]为实现所需隔离，该半导体器件还可以包括预定区域处的隔离部214。如图6所示，第二方向相邻的某些单元器件的源/漏接触部通过相应的隔离部214相隔离。这些隔离部214可以位于隔离层204(或者，STI)上。
[0043]在以上实施例中，在相邻的器件栅堆叠(208a/206、208b/206)之间，形成了两个伪栅堆叠(208D-a/206、208D-b/206)。但是，本公开不限于此。例如，可以形成更多或更少的伪栅堆叠。此外，伪栅堆叠的位置也不限于与鳍的边缘对准。图7示出了在相邻的器件栅堆叠(208a/206、208b/206)之间，形成单个伪栅堆叠(208D/206)的示例。由于伪栅堆叠208D/206以及其侧壁上的侧墙210的存在，相邻的单元器件(器件栅堆叠208a/206与鳍202b-l构成的单元器件以及器件栅堆叠208b/206与鳍202b_2构成的单元器件)的源/漏接触部212彼此电隔离。在图7中还示出了侧墙210可能形成于鳍202b-l和202b_2的侧壁上。
[0044]图8示出了另一示例半导体结构。如图8所示，在与连续的鳍202相交的相邻器件栅堆叠(208a/206、208b/206)之间，同样可以形成伪栅堆叠(208D/206)。由于伪栅堆叠208D/206以及其侧壁上的侧墙210的存在，相邻的单元器件(器件栅堆叠208a/206与鳍202构成的单元器件以及器件栅堆叠208b/206与鳍202构成的单元器件)的源/漏接触部212彼此电隔离。在该示例中，伪栅堆叠208D/206还可以与鳍202构成伪器件。这种情况下，还可以通过向伪栅堆叠208D/206施加一定的控制电压，使该伪器件截止，加强两侧的单元之间的电隔离。
[0045]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0046]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【主权项】
1.一种半导体结构，包括: 衬底； 在衬底上沿第一方向延伸的鳍； 在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠包括相邻的第一器件栅堆叠和第二器件栅堆叠； 在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆叠在侧壁上形成有侧墙； 在各栅堆叠之间延伸的导电材料。2.根据权利要求1所述的半导体结构，其中，鳍包括彼此隔离的第一部分和第二部分，第一器件栅堆叠与第一部分相交，而第二器件栅堆叠与第二部分相交。3.根据权利要求2所述的半导体结构，其中，在第一器件栅堆叠与第二器件栅堆叠之间形成有两个伪栅堆叠，包括第一伪栅堆叠和第二伪栅堆叠，第一伪栅堆叠面向第二伪栅堆叠一侧的侧墙延伸至鳍的第一部分的侧壁上，第二伪栅堆叠面向第一伪栅堆叠一侧的侧墙延伸至鳍的第二部分的侧壁上。4.根据权利要求1所述的半导体结构，还包括:隔离部，所述导电材料被隔离部分为彼此隔离的部分。5.根据权利要求1所述的半导体结构，其中，所述导电材料带应力。6.一种制造半导体结构的方法，包括: 在衬底上形成沿第一方向延伸的鳍； 在衬底上形成沿与第一方向交叉的第二方向延伸的多条栅极线，所述多条栅极线包括用于形成器件栅极的器件栅极线以及位于所述器件栅极线之间的伪栅极线； 在栅极线的侧壁上形成侧墙；以及 在各栅极线之间填充导电材料。7.根据权利要求6所述的方法，其中，填充导电材料包括: 在衬底上沉积导电材料；以及 对淀积有导电材料的衬底进行平坦化，直至露出栅极线。8.根据权利要求6所述的方法，还包括: 在一定区域处形成隔离部，以将导电材料分为彼此隔离的部分。9.根据权利要求6所述的方法，其中，鳍包括彼此隔离的第一部分和第二部分，所述栅极线中的第一器件栅极线与第一部分相交，所述栅极线中的第二器件栅极线与第二部分相交，在第一和第二器件栅极线之间存在至少一条伪栅极线。10.根据权利要求9所述的方法，其中，在第一和第二器件栅极线之间存在两条伪栅极线，包括第一伪栅极线和第二伪栅极线，第一伪栅极线面向第二伪栅极线一侧的侧墙延伸至鳍的第一部分的侧壁上，第二伪栅极线面向第一伪栅极线一侧的侧墙延伸至鳍的第二部分的侧壁上。
【专利摘要】提供了一种半导体结构及其制造方法。该半导体结构可以包括：衬底；在衬底上沿第一方向延伸的鳍；在衬底上沿与第一方向交叉的第二方向延伸从而与鳍相交的多个器件栅堆叠，各器件栅堆叠在侧壁上形成有侧墙，所述多个器件栅堆叠包括相邻的第一器件栅堆叠和第二器件栅堆叠；在第一器件栅堆叠和第二器件栅堆叠之间形成的伪栅堆叠，伪栅堆叠在侧壁上形成有侧墙；在各栅堆叠之间延伸的导电材料。
【IPC分类】H01L21/8232, H01L27/088
【公开号】CN105633079
【申请号】CN201510451122
【发明人】钟汇才, 罗军, 殷华湘, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年6月1日
【申请日】2015年7月28日