发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图。
[0036]请参考图1，提供衬底100，所述衬底100表面具有伪栅极层101，所述伪栅极层101的材料为多晶硅，所述伪栅极层101为后续形成的金属栅占据空间和位置。
[0037]请参考图2，在所述衬底100表面形成介质层102，所述介质层102覆盖所述伪栅极层101的侧壁，且所述介质层102的表面与伪栅极层101的表面齐平。
[0038]请参考图3，去除所述伪栅极层101 (如图2所示)，在所述介质层102内形成开口103。
[0039]请参考图4，在所述开口 103(如图3所示)内形成金属栅104。
[0040]然而，随着半导体器件的尺寸缩小、集成度提高，衬底100表面所形成的伪栅极层101尺寸缩小，导致所述介质层102内形成的开口 103尺寸缩小；如图3所示，所述开口 103顶部的尺寸小于30纳米。另一方面，所述开口 103的深度由所述伪栅极层101的厚度决定，并且决定了后续形成的金属栅104的厚度，为了保证所形成的晶体管的阈值电压复合技术需求，所述金属栅104的厚度不宜过度减薄，即所述开口 103的深度不宜减小，而所述开口103的尺寸缩小，因此导致所述开口 103的深宽比较大。
[0041]所述金属栅104的形成工艺包括:在介质层102表面和开口 103内形成填充满开口 103的金属膜；对所述金属膜进行抛光，直至暴露出所述介质层102表面，形成金属栅。由于所述开口 103的深宽比较大，导致在所述开口 103内填充金属膜的难度提高，所述金属膜的材料不易进入所述开口 103的底部，而且所述金属膜的材料容易在所述开口 103的顶部侧壁表面堆积，从而使所述开口 103在还未填充满的情况下顶部闭合，使得形成于开口103内的金属膜内部形成空洞105 (void)，则由所述金属膜抛光形成的金属栅内部具有空洞105。所述金属栅104内部的空洞105会影响对所述金属栅的电阻、电容等电性能造成影响，还会对所述晶体管的阈值电压造成影响，使得所形成的晶体管性能不稳定。
[0042]为了解决上述问题，本发明提供一种晶体管及其形成方法。在晶体管的形成方法中，在衬底表面形成伪栅极结构和第一介质层之后，减薄所述第一介质层的厚度，使所述第一介质层的表面低于伪栅极结构的表面，并暴露出伪栅极结构顶部的部分侧壁表面；在所述伪栅极结构暴露出的侧壁表面形成应力层，由于所述应力层具有拉应力，则在后续去除所述伪栅极层之后，能够使所述应力层和原本伪栅极结构之间应力平衡被破坏，能够扩大所形成的开口顶部尺寸，所述开口顶部的尺寸大于底部尺寸。由于所述开口用于形成所述栅极层，而所述开口顶部尺寸大于底部尺寸，使得在所述开口内形成栅极层的难度降低，形成所述栅极层的材料易于进入所述开口底部，而且所述栅极层的材料难以在靠近所述开口顶部的侧壁表面堆积，从而能够保证所述栅极层的材料能够填充满所述开口，且所形成的栅极层内部均匀致密，能够避免所形成的栅极层内部产生空洞。因此，所形成的晶体管的性能稳定、可靠性提尚。
[0043]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0044]图5至图11是本发明实施例的晶体管的形成方法的剖面结构示意图。
[0045]请参考图5，提供衬底200，所述衬底200表面具有伪栅极结构201，所述伪栅极结构201包括伪栅极层210。
[0046]在本实施例中，所述衬底200为平面基底。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
[0047]在本实施例中，所述衬底200内还具有浅沟槽隔离结构(Shal low TrenchIsolator，简称STI)，所述浅沟槽隔离结构用于隔离衬底200内的有源区，所述浅沟槽隔离结构的材料为氧化硅、氮氧化硅或低K介质材料。
[0048]在另一实施例中，所述衬底包括:基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；所述伪栅极结构横跨于所述鳍部上，且所述伪栅极结构位于部分隔离层表面、以及鳍部的侧壁和顶部表面。
[0049]在一实施例中，所述基底和鳍部能够由半导体衬底刻蚀形成；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；通过刻蚀部分所述半导体衬底，能够在所述半导体衬底内形成若干沟槽，相邻沟槽之间的半导体衬底形成鳍部，而且位于鳍部底部的半导体衬底形成基底。
[0050]在其它实施例中，所述鳍部还能够通过外延工艺形成于基底表面；所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；所述鳍部的材料为娃、娃锗、锗或碳化娃。
[0051]所述伪栅极层210为后续形成的栅极层占据空间和位置。在一实施例中，所述伪栅极层210表面还具有掩膜层，所述伪栅极层210的形成工艺包括:在衬底200表面形成伪栅极膜；在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖了需要形成伪栅极层210的对应区域；以所述掩膜层为掩膜，刻蚀所述伪栅极膜直至暴露出衬底200表面为止，形成伪栅极层210。
[0052]所述伪栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺。所述伪栅极层210的材料为无定形娃(amorphous poly)或多晶娃(crystal poly);所述伪栅极层210的厚度为500埃?1500埃，所述伪栅极层210的厚度决定了后续所形成的栅极层的厚度。由于后续需要去除所述伪栅极层210，而所述无定形硅或多晶硅易于被刻蚀、保型性良好、且易于被去除的材料，因此以所述无定形硅或多晶硅为材料形成伪栅极层210，能够使所述伪栅极膜210的形貌良好、结构稳定、易于被去除。
[0053]在一实施例中，所述伪栅极层210内还具有掺杂离子，所述掺杂离子为P型离子或N型离子；在所述伪栅极层210内掺杂离子的工艺为离子注入工艺或气体扩散工艺；而且，在所述伪栅极层210内掺杂离子之后，还能够采用热处理工艺激活所述掺杂离子，例如热退火工艺。
[0054]所述掩膜层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述掩膜层I的厚度为10埃?200埃；所述掩膜层I的形成工艺包括:在所述伪栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层201的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出伪栅极膜表面为止，形成掩膜层。其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。
[0055]在本实施例中，所述伪栅极结构201还包括位于衬底200表面的伪栅介质层212，所述伪栅极层210位于所述伪栅介质层212表面。所述伪栅介质层212的材料为氧化硅；所述伪栅介质层212的厚度为5埃?100埃。所述伪栅介质层212与所述伪栅极层210的材料不同，所述伪栅介质层212与伪栅极层210之间具有较高的刻蚀选择性，因此，所述伪栅介质层212能够在刻蚀伪栅极膜以形成伪栅极层210时、以及后续去除伪栅极层210时，用于保护衬底200表面免受损伤。
[0056]所述伪栅介质层212的形成工艺包括:在形成所述伪栅极膜之前，在衬底200表面形成伪栅介质膜，所述伪栅极膜形成于所述伪栅介质膜表面；在刻蚀所述伪栅极膜并暴露出所述伪栅介质膜之后，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述伪栅介质膜，并暴露出衬底200表面，形成伪栅介质层212。其中，所述伪栅介质膜的形成工艺为热氧化工艺、原位蒸汽生成工艺(In-Situ Steam Generat1n，简称ISSG)或化学气相沉积工艺。
[0057]由于所述伪栅介质层212和衬底200之间的刻蚀选择性较大，因此在刻蚀伪栅介质膜时，对衬底200表面的损伤较小。在其它实施例中，还能够不刻蚀所述伪栅介质膜，所述伪栅介质膜能够在后续形成源区和漏区时，保护衬底200表面。
[0058]在另一实施例中，所述伪栅极结构还包括:位于所述伪栅介质层表面的栅介质层，所述伪栅极层位于所述栅介质层表面；在去除所述伪栅极层之后，暴露出所述栅介质层表面。所述栅介质层的材料为高K介质材料，所述高K介质材料包括La0、A10、BaZr0、HfZr0、HfZrON、HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13、Al2O3' Si3N4;所述栅介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅介质层的厚度为10埃?50埃。
[0059]在本实施例中，所述伪栅极结构201还包括位于所述伪栅极层210侧壁表面的侧墙211。所述侧墙211的材料为氮化硅、氮氧化硅、碳氮氧化硅、硼氮氧化硅；所述侧墙211的厚度为10埃?200埃。所述侧墙211的形成工艺包括:在衬底200和伪栅极层210的表面形成侧墙层；回刻蚀所述侧墙层直至暴露出衬底200表面和掩膜层或伪栅极层210表面为止，形成侧墙211。其中，侧墙层的形成工艺为原子层沉积(ALD)工艺或化学气相沉积工
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[0060]在形成所述侧墙21