半导体装置及其制造方法
【专利说明】半导体装置及其制造方法
[0001]优先权声明
[0002]本申请主张在2014年12月19日提出申请的美国专利申请第14/576,301号的权利，且上述美国专利申请以引用方式并入本文中。
技术领域
[0003]本发明涉及半导体装置，且更具体而言涉及一种射频横向扩散金属氧化物半导体(Rad1 Frequency Laterally Diffused Metal-Oxide Semiconductor ；RF LDMOS)装置的结构及其制造方法。
【背景技术】
[0004]个人通信产品(例如手机及无线LAN)的广泛使用创造了对可提供特定于此等装置的某些操作特性的半导体装置的需求。射频(RF)功率晶体管可在通信应用中用作蜂窝无线电中传送器的输出阶段中的放大器。
[0005]横向扩散金属氧化物半导体(LDMOS)装置广泛用于RF的娃场效晶体管(field-effect transistor ;FET)及通信应用的微波功率放大器中。用于例如蜂窝基础设施等应用中的半导体装置要求在高频率下运行。RF LDMOS装置因其在处于700MHz至约
3.8GHz范围内的频率下能够提供良好的性能，从而具有吸引力。
[0006]LDMOS装置在源极区与漏极区之间具有漂移区。所述漂移区因其中的轻掺杂浓度从而具有高电阻。因此，所述漂移区会提高LDMOS装置的击穿电压。然而，传统漂移区无法提高RF LDMOS装置的截止频率(fT)。
【发明内容】
[0007]本发明提供RF LDMOS装置的结构及其制造方法。RF LDMOS装置的漂移区所具有的结深(junct1n depth)可提高RF LDMOS装置的截止频率(fT)。
[0008]在本发明实施例中，提供一种半导体装置。所述半导体装置包括形成在基板中的第一导电类型的阱区。所述阱区具有第一深度。所述半导体装置还包括形成在所述阱区中的第二导电类型的源极接触区。所述半导体装置还包括与所述阱区邻近地形成在所述基板中的第二导电类型的漂移区。所述漂移区具有第二深度。所述第二深度大于所述第一深度的50 %。另外，所述半导体装置包括形成在所述漂移区中的第二导电类型的漏极接触区。所述半导体装置还包括栅极，所述栅极形成在所述基板上并位于所述源极接触区与所述漏极接触区之间。所述漏极接触区与所述栅极间隔开且所述源极接触区邻近所述栅极。
[0009]在本发明实施例中，提供一种半导体装置。所述半导体装置包括形成在所述基板中的第一导电类型的第一阱区。所述第一阱区具有第一深度。所述半导体装置还包括形成在所述基板中的第一导电类型的第二阱区。所述第二阱区具有所述第一深度并与所述第一阱区间隔开。所述半导体装置还包括位于所述第一阱区与所述第二阱区之间并邻近所述第一阱区及所述第二阱区的第二导电类型的漂移区。所述漂移区具有比所述第一深度的50%大的第二深度。另外，所述半导体装置包括形成在所述第一阱区中的第二导电类型的第一源极接触区。所述半导体装置还包括形成在所述第二阱区中的第二导电类型的第二源极接触区。所述半导体装置还包括形成在所述漂移区中的第二导电类型的漏极接触区。另外，所述半导体装置包括位于所述第一源极接触区与所述漏极接触区之间的第一栅极。所述半导体装置还包括位于所述第二源极接触区与所述漏极接触区之间的第二栅极。所述漏极接触区与所述第一栅极及所述第二栅极间隔开。
[0010]在本发明实施例中，此外，提供一种制造半导体装置的方法。所述方法包括在基板中形成第一导电类型的阱区。所述阱区具有第一深度。所述方法还包括在所述阱区上形成掩模。所述掩模具有开口以暴露所述基板的一部分。所述方法还包括经由所述掩模的所述开口执行多步式掺杂过程，以在所述基板中形成第二导电类型的漂移区。所述漂移区邻近所述阱区。所述漂移区具有比所述第一深度的50%大的第二深度。另外，所述方法包括移除所述掩模以及在所述基板上形成栅极。所述方法还包括在所述阱区中形成第二导电类型的源极接触区。所述方法还包括在所述漂移区中形成第二导电类型的漏极接触区。所述漏极接触区与所述栅极间隔开。
[0011]本发明所提出的半导体装置及其制造方法，可提高RF LDMOS装置的截止频率(fT)。
[0012]参照附图在以下实施例中给出详细说明。
【附图说明】
[0013]参照附图阅读随后的详细说明及实例将更充分地理解本发明，其中:
[0014]图1是具有浅结漂移区(shallow junct1n drift reg1n)的LDMOS装置的示意性的剖视图；
[0015]图2是根据实施例所揭示的LDMOS装置的示意性的剖视图；以及
[0016]图3A至图3G是根据实施例制造图2所示LDMOS装置的若干中间阶段的示意性的剖视图。
【具体实施方式】
[0017]以下说明属于执行本发明的最佳预期模式。本说明用于例示本发明的一般原理的目的而不应被视为具有限制性的意义。本发明的范围最佳地由随附权利要求书来确定。
[0018]参见图1，其显示了包括具有浅结深d2的漂移区106的LDMOS装置100的示意性的剖视图。LDMOS装置100包括基板101，基板101包含第一导电类型的半导体基板(例如P+型的硅基板)以及所述第一导电类型的外延层(例如形成在所述P+型的硅基板上的P类型的外延层)。隔离结构102形成在基板101上以定义出由隔离结构102所环绕的主动区域(active area)。隔离结构102例如是场氧化层(field oxide)。第一导电类型的第一阱区104A与第二阱区104B (例如P阱区(PW))形成在基板101中以分别用于第一源极侧SI及第二源极侧S2。第一阱区104A及第二阱区104B具有结深dl。
[0019]第二导电类型的漂移区106(例如N型的漂移区)形成在第一阱区104A与第二阱区104B之间以用于漏极侧D。漂移区106具有浅结深d2，其中，浅结深d2显著小于第一阱区104A及第二阱区104B的结深dl。浅结深d2是深度dl的约5%至7%。
[0020]第一栅极118A与第二栅极118B分别形成在第一阱区104A与第二阱区104B上方以用于第一栅极侧Gl及第二栅极侧G2。第一栅极118A及第二栅极118B可由多晶硅制成。此外，第一栅极118A及第二栅极118B可进一步包括形成在多晶硅上的硅化物层。漂移区106具有位于第一栅极118A及第二栅极118B下方的横向扩散部分。另外，栅极介电层116形成在基板101上方以使第一栅极118A及第二栅极118B与形成在基板101中的其它区域分隔开。栅极介电层116可由氧化硅、氮化硅、氮氧化硅或其组合而形成。
[0021]第一导电类型的第一轻掺杂区108A及第二轻掺杂区108B (例如P型的轻掺杂区)分别形成在第一阱区104A及第二阱区104B中。第一轻掺杂区108A及第二轻掺杂区108B与第一阱区104A及第二阱区104B相比掺杂浓度更高。第二导电类型的第一源极接触区IlOA及第二源极接触区IlOB (例如N+型的重掺杂区)分别形成在第一轻掺杂区108A及第二轻掺杂区108B中。
[0022]第二导电类型的漏极接触区112(例如N+型的重掺杂区)形成在漂移区106中。漏极接触区112与第一栅极118A及第二栅极118B间隔开。第一源极接触区IlOA及第二源极接触区IlOB分别邻近第一栅极118A及第二栅极118B。
[0023]此外，第一导电类型的第一重掺杂区114A及第二重掺杂区114B (例如P+型的重掺杂区)也分别形成在第一轻掺杂区108A及第二轻掺杂区108B中。第一重掺杂区114A及第二重掺杂区114B分别连接至第一源极接触区IlOA及第二源极接触区110B，以降低LDMOS装置的源极电阻。
[0024]另外，介电层120形成在第一栅极118A及第二栅极118B的侧壁上以及漂移区106的上方。介电层120具