采用高能量掺杂剂注入技术的半导体结构的制作方法
【专利说明】采用高能量掺杂剂注入技术的半导体结构
[0001]本发明的实施例涉及半导体。尤其是，本发明的实施例示例涉及制造分离栅MOSFET 器件。
[0002]相关申请的交叉引用
[0003]本申请要求于2013年10月21日提交的序列号为14/058,933的美国申请的权益，其通过引用全部并入本文中。
【背景技术】
[0004]金属氧化物半导体场效应晶体管(MOSFET)包括半导体器件，其发现在开关和电子信号的放大方面具有实用性。功率MOSFET能够切换很大的功率级别。某些功率MOSFET被垂直构造。相对于具有更多横向结构的器件，垂直的功率MOSFET具有更高的有效沟道面积，其可允许传导很大的电流级别并且维持高阻断电压。
[0005]功率MOSFET具有快速的转换速度(利用此特点它们在传导状态间切换)。功率MOSFET栅极可以不用施加很大的功率而被驱动。结合它们的稳定的电流操控以及容易利用此特点，他们可以电气并行化、快速切换以及低栅极驱动功率使得MOSFET在功率操控应用方面有用，诸如直流(DC)电源。功率MOSFET可用于例如DC-DC功率转换中。
[0006]关于半导体技术，一般地并且尤其是，如此处所用的，字母“N”可涉及N型掺杂材料(掺杂剂)并且字母“P”可涉及P型掺杂剂。如此处所用的，加号“+”和减号“一”可分别表示相对高或相对低的掺杂浓度。
[0007]术语“沟道”用于此处是关于在MOSFET器件内电流从源极连接从其中移动到漏极连接。由于沟道可包括N型半导体材料或P型半导体材料，MOSFETs的特征可分别为N沟道器件或P沟道器件。
[0008]如此处所用的关于半导体结构或器件，术语“沟槽”是指设置在衬底表面下方并且邻近MOSFET的沟道的固体垂直结构。沟槽结构具有复杂的组成，其变化与衬底有关。例如，MOSFET的栅极电极和源极电极可以设置在它的沟槽内。
[0009]沟槽半导体器件包括独立于它们的沟槽的台面结构，每个沟槽分离两个相邻结构的沟槽的至少两部分(例如，每个部分占一半)。因此沟槽可以通过在半导体结构中刻蚀空隙(void)来形成，其比它的宽度和/或深度更长，并且然后用固体垂直结构的复合材料来填充所形成的空隙。
[0010]要领会，术语“沟槽”有时在某些领域可以采用关于半导体的替代的或附加的含义，其涉及空隙本身，并且因此可符合更加传统或通俗的术语用法。除非特别提及，否则在此处的特定使用中，术语“沟槽”涉及填充之前刻蚀的空隙所用的固体材料结构。
[0011]已知电子(它们带负电荷)在某些半导体物质和/或结构中传输电流比空穴(它们带正电荷)稍快并且更加有效。由于稳定的电流操控包括它的重大特征，许多功率MOSFET被配置和/或制造以便电子包括它们的多数载流子。
[0012]因此，某些功率MOSFET具有在半导体衬底上生成外延层的结构，其包括N型掺杂剂的掺杂浓度超过在外延层中的N型掺杂剂的浓度的物质。MOSFET的漏极可电耦连至漏极电极，其接触它的衬底层的更低的、平坦的表面。体层，掺杂了 P型掺杂剂(因而称为“P体区”)，被设置在外延层上。沟道区形成在P体区中，例如平行靠近于栅极电极可布置的沟槽区。
[0013]DC-DC转化器典型地包括高压侧控制MOSFET和低压侧同步M0SFET。在此上下文中，术语“高”和“低”涉及转换器内的两个不同的DC电压级别并且相对于彼此使用。分离栅和/或沟槽结构技术用于最佳控制MOSFET的传导和开关时损失最小化。最小化打开状态的电阻，例如，当处于传导状态时MOSFET的源极和漏极之间的电阻(Rdson)，减小了传导和开关损失。
[0014]随着小型化的发展，制造出了间距大小减小到I微米(Ιμπι)以下的MOSFET，诸如0.8μπι和0.6μπι以及更小的大小。例如，Poelzl的美国专利号7，375,029 Β2描述了半导体结构，包括通过其中制造有接触孔的半导体体区中的台面区域彼此绝缘的沟槽，其中偏差保持“尽量小”。(Poelzl，第I栏第50-54行)。
[0015]因此虽然制造的控制MOSFET的大小变得更小，它们相应的台面区的大小减小了。具有如此小的台面区，会发生电阻扩展。例如，传统的分离栅和沟槽MOSFET结构在它的体区(P体区)下面的外延层内可具有低掺杂浓度的狭窄的漂移区。这个低掺杂浓度的狭窄的漂移区包括对MOSFET的整个Rdson的重大贡献。
[0016]由于台面区的小尺寸、附近区域中或区域间的掺杂的热扩散，和/或超过P体区的水平长度的沟槽多晶硅的小重叠的影响，电阻可以从这个低掺杂浓度的狭窄的漂移区开始扩展。而且，这个扩展电阻的影响可以被事实加重，该事实是穿过MOSFET的电流必须从沟道区扩展进入P体区下面的区域。但是，最小化常规MOSFET中的电阻扩展影响可降低它们的击穿电压特性。
[0017]此部分中描述的方法在之前可以，但不是必须被构思或追求。除非指明，否则此部分中描述的方法，或所确认的关于其的问题，都被假设为在任何现有技术中仅通过其中的内含物来识别。
【发明内容】
[0018]最小化半导体结构诸如MOSFET中的电阻的扩展会是有用的，其与例如台面区它的小尺寸、其相邻区域中或相邻区域之间的掺杂剂的热扩散，和/或超过P体区的水平延伸的沟槽多晶硅的小重叠的影响相关。阻止这样的扩展电阻的混合或加重影响也是有用，其与例如穿过M0SFEET的电流的模式相关，诸如从P体区下面的沟道区向外的电流扩展。进一步地，最小化电阻扩展和它的影响使MOSFET的击穿电压不会严重下降会是有用的。
[0019]本发明的实施例涉及采用高能量掺杂剂注入所制造的半导体结构。在本发明的示范性实施例中，半导体器件包括在半导体衬底上生长的外延层，每个外延层包括第一类型的掺杂剂。结构被设置在外延层内。该结构包括多个沟槽。沟槽的每一个包括栅极电极和源极电极，其设置在防护氧化物基体内。进一步地，该结构包括多个台面，台面的每一个隔离多个沟槽的第一个与该沟槽的第二个。体区桥连多个台面的每一个。体区设置在外延层上方并且包括第二类型的掺杂剂。
[0020]在本发明的示范性实施例中，第一类型的掺杂剂的升高浓度的区域以高能量级别被注入并设置在外延层和体区之间。示范性实施例可以被实现，其中高能量级别包括500千电子伏(500keV)到100keV(包括500keV和100keV)的能量级别。
[0021]源区包括第一类型的掺杂剂并且设置在体区上方。
[0022]在本发明的示范性实施例中，栅极电极设置在多个沟槽的每一个内的源极电极上方。进一步地，沟槽的每一个包括防护氧化物基体的一部分，其被设置在栅极电极的下表面和源极电极的上表面之间。
[0023]在示范性的实施例中，半导体衬底包括硅。该衬底用第一类型的掺杂剂的第一浓度进行掺杂，外延层用第一类型的掺杂剂的第二浓度进行掺杂，并且第一掺杂浓度超过第二掺杂浓度。第一类型的掺杂剂不同于第二类型的掺杂剂。例如，第一类型的掺杂剂可包括N型掺杂剂并且第二类型的掺杂剂可包括P型掺杂剂。
[0024]在示范性的实施例中，外延层包括第一半导体物质，并且栅极电极和/或源极电极包括第二半导体物质。外延层是单晶的或类似的硅时，例如第二半导体物质可包括多晶的娃。
[0025]在本发明的示范性实施例中，该器件包括栅极，其电耦连至栅极电极，其中，栅极相对于源区是自对准的。该器件可包括M0SFET。示范性的实施例涉及具有垂直沟道和分离栅沟槽布置的功率M0SFET。本发明的示范性的实施例也涉及用于制造半导体器件的方法以及涉及由这种工艺生产的电子产品，诸如M0SFET。
[0026]下面描述关于制造分离栅沟槽功率MOSFET高能量掺杂剂注入的示范性实施例。在示范性的实施例中，高剂量的N+掺杂剂以高能量级别被注入，其减小了电子器件区域的电阻，并且伴随着器件的Rdson或击穿电压特征的降低。
[0027]因此，本发明的示范性实施例最小化了半导体结构诸如MOSFET中的电阻扩展，其会产生关于台面区的小尺寸、其相邻区域中或相邻区域之间的掺杂剂的热扩散，和/或产生关于超过P体区的水平延伸的沟槽多晶硅的小重叠的影响。示范性的实施例阻止这样的扩展电阻的混合或加重影响，其可产生关于穿过M0SFEET的电流的模式(例如，从P体区下面的沟道区向外的电流扩展)。示范性的实施例最小化了电阻扩展和它的影响，而MOSFET的击穿电压不会严重下降。
【附图说明】<