。在步骤804，经掺杂的多晶硅材料，将由其形成源极电极109，被沉积在沟槽空隙内。经掺杂的多晶硅填充沟槽空隙到其上面的范围(例如，开口)505。
[0057]屏蔽氧化物基体使沟槽中的多晶硅与沟槽空隙的外表面(例如，空隙的内表面，其标记台面的外表面)电绝缘并且物理隔离。核心结构的上表面的其余部分的多晶硅被抛光。光刻法在要与源极电极进行接触的区域涂敷光刻胶。
[0058]在步骤805，进行刻蚀。例如，用等离子刻蚀刻蚀沟槽121的上部分区域后面的部分多晶硅材料(例如，大约0.9μπι)以形成源极电极109。在清洁了晶圆之后，光刻法在厚侧壁氧化物区域517外面的地方剩余的光刻胶将被去除。在步骤806，利用区域517的多晶硅作为掩膜，用湿法蚀刻刻蚀区域517上的氧化物。一旦去除区域517上的侧壁氧化物之后，清洁晶圆。在步骤807，生长栅极氧化物106。
[0059]在步骤808，在栅极氧化物上设置第二掺杂多晶硅区域以形成栅极电极，然后其表面被抛光。用光刻法在栅极电极将与栅极电极接触的那些区域留下光刻胶，并且在步骤809，一部分(例如，大约0.2-0.3μπι)多晶硅材料被回刻蚀(例如，利用等离子刻蚀)以在栅极形成凹陷，并且清洁晶圆。
[0060]图4描绘了根据本发明的实施例的、在制造半导体器件中的示范性结构400。在步骤810，Ν+掺杂剂被注入到外延层111上以形成源区113。示范性的实施例被实施，其中N+源极113采用角注入进行注入并且退火。因此，在栅极电极107的上面部分附近的台面122的上面部分沿环形方向设置源极113。在步骤811，绝缘氧化物144被沉积在该上表面，该上表面被抛光，例如，用化学机械抛光(CMP)。
[0061]图2描绘了根据本发明的实施例的、在制造半导体中形成的示范性结构200。在步骤812，Ρ型掺杂剂注入形成P型体114，其沉积在N掺杂外延硅层111上。在步骤813，附加的N+掺杂剂(例如，？，8和/或8?3)以高能量级别(例如，5001?^-10001?^)被注入到？型体114下方。在本发明的示范性实施例中，它们的高能量注入形成具有升高的N+掺杂浓度的区域115，其显著超过了下面的N—外延层111的N—掺杂级别。因此示范性的实施例最小化了MOSFET的导电沟道中的电阻的扩展。
[0062 ] 在步骤814，沉积包括低温(硅)氧化物(LTO)和/或硼磷硅玻璃(BPSG)的绝缘层。图7描绘了根据本发明的实施例的、在制造半导体器件中形成的示范性结构700。用光刻法在源极接触区外面的区域留下光刻胶。在步骤815，从源区114的内部等离子蚀刻刻蚀氧化物和硅以形成自对准接触105。在步骤816，刻蚀多晶硅区域的氧化物以形成源极电极和栅极电极接触777。
[0063]晶圆表面被清洁并预处理(例如，利用温和的氢氟酸)并且在步骤817，包括一种或多种金属物质或合金(例如，铝、钛、钨等)的金属化层130被沉积在上表面。在金属化该表面以后，实施一个或多个后端、封装和/或完成工序以完成MOSFET或其他半导体器件产品的制造。晶圆表面的金属化和/或后端、封装或完成工序可按照半导体相关领域的技术人员所熟悉的多种技术来进行。
[0064]因此，本发明的示范性实施例涉及半导体器件，其包括在半导体衬底上生长的外延层，每个外延层包括第一类型的掺杂剂。结构被沉积在外延层内。该结构包括多个沟槽。沟槽的每一个包括栅极电极和源极电极，其沉积在防护氧化物基体内。进一步地，该结构包括多个台面，台面的每一个使多个沟槽的第一个与沟槽的第二个隔离。体区桥连多个台面的每一个。体区沉积在外延层上并且包括第二类型的掺杂剂。
[0065]在本发明的示范性实施例中，第一类型的掺杂剂升高浓度的区域以高能量级别被注入并沉积在外延层和体区之间。示范性的实施例可以被实现，其中高能量级别包括300keV到100keV(包括300keV和100keV在内)的能量级别。
[0066]源区包括第一类型的掺杂剂并且沉积在体区上面。
[0067]在本发明的示范性实施例中，栅极电极被沉积在多个沟槽中的每一个内的源极电极上面。进一步地，多个沟槽的每一个包括一部分屏蔽氧化物基体，其被沉积在栅极电极的下表面和源极电极的上表面之间。
[0068]在示范性的实施例中，半导体衬底包括硅。该衬底用第一浓度的第一类型的掺杂剂进行掺杂，外延层用第二浓度的第一类型的掺杂剂进行掺杂，并且第一掺杂浓度超过第二掺杂浓度。第一类型的掺杂剂不同于第二类型的掺杂剂。例如，第一类型的掺杂剂可包括N型掺杂剂并且第二类型的掺杂剂可包括P型掺杂剂。
[0069]在示范性的实施例中，外延层包括第一半导体物质并且栅极电极和/或源极电极包括第二半导体物质。外延层为单晶或类似的硅时，例如，第二半导体物质可包括多晶硅。
[0070]在本发明的示范性实施例中，该器件包括栅极，其电耦连至栅极电极，其中栅极相对于源区自对准。该器件可包括M0SFET。示范性的实施例涉及具有垂直沟道和分离栅沟槽布置的功率M0SFET。本发明的示范性实施例也涉及用于制造半导体器件的方法以及由这种工艺生产的电子产品，诸如M0SFET。
[0071]因此，本发明的示范性实施例关于具有高能量掺杂剂注入的半导体结构被描述。本发明的示范性实施例关于上面的用于制造半导体器件的工艺被描述，所述半导体器件诸如具有高能量掺杂剂注入的分离栅沟槽功率M0SFET。在前述的说明中，本发明的示范性实施例参考多个具体的细节进行描述，其在实现方式间可以变化。因此，单独的和排他的指示，其包含了该发明，并且申请人意图包括其具体实施例，是由该申请提出的权利要求的设置，以此权利要求提出的具体形式，包括后来的修正。
[0072]在此处的每个或任何权利要求中特定或以示例方式明确解释的对包含在关于此权利要求的特征中的术语的定义意图掌控此术语的含义。因此，权利要求中未明确引用的限制、元素、性质、特征、优点或属性不应该以任何方式限制此权利要求的范围。因此，说明书和附图要认为是例示性的，而不是限制观念。
[0073]总之，此文章至少公开了下列内容。
[0074]半导体器件具有在衬底上生长的外延层，每个外延层具有第一掺杂类型。沉积在外延层内的结构具有多个沟槽，每个沟槽具有沉积在屏蔽氧化物基体上的栅极电极和源极电极。多个台面的每个将沟槽对彼此隔离。具有第二掺杂类型的体区被沉积在外延层上方并且桥连每个台面。第一掺杂类型的升高浓度的区域以高能量级别被注入到外延层和体区之间，其减小了扩展到器件沟道中的电阻。具有第一掺杂类型的源区被沉积在体区上方。
[0075]该文章至少还公开了下列概念。
[0076]概念1.半导体器件，包括:
[0077]外延层(111)，其生长在半导体衬底(110)上，每个所述外延层包括第一电导率；
[0078]多个沟槽(121)，其形成于所述外延层(111)中，每个沟槽(121)包括至少一个栅极电极(107);
[0079]多个台面(122)，其形成于所述多个沟槽(121)的每一个之间；
[0080]相对电导率的体区(114)，其形成于所述多个台面(122)的每一个中；以及
[0081]上漂移区(115)，其被设置在紧接所述体区(114)下面，所述上漂移区(115)包括相比所述外延层中的浓度升高的所述第一电导率的掺杂剂的浓度。
[0082]概念2.如概念I所述的半导体器件，其中所述第一电导率的所述掺杂剂以高能量级别被注入，其中所述高能量级别包括来自以下组成的组中的注入能量:至少300千电子伏(300keV)、至少500keV以及300keV和100keV之间(包括300keV和100keV)。
[0083]概念3.如概念I或2的任一个所述的半导体器件，其中所述上漂移区(115)中的所述第一电导率的掺杂剂的所述升高浓度大于1.0X 117每立方厘米。
[0084]概念4.如概念1-3中的任一个所述的半导体器件，其中所述多个沟槽(121)的至少一些包括第二电极(109)，其耦连至所述半导体器件的源极。
[0085]概念5.如概念1-4中的任一个所述的半导体器件，其中所述衬底(110)中的掺杂剂的浓度比所述外延层(111)中的掺杂剂的浓度大。
[0086]概念6.如概念1-5中的任一个所述的半导体器件，其中设置在所述多个沟槽(121)内的所有电极(107，109)都彼此电隔离并通过氧化物材料(103，108，106，114)与紧接所述多个沟槽(121)外面的材料隔离。
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