7]概念7.如概念1-6中的任一个所述的半导体器件，其中所述第一电导率为η型。
[0088]概念8.如概念1-7中的任一个所述的半导体器件，进一步包括源区(113)，其设置在所述体区(114)上方。
[0089]概念9.如概念1-8中的任何一个所述的半导体器件，进一步包括自对准源-体接触
(105)。
[0090]概念10.方法，包括:
[0091]在半导体衬底(110)上生长(801)外延层(111)，每个所述外延层包括第一电导率；
[0092]在所述外延层(111)内刻蚀(802)多个沟槽(121);
[0093]在所述多个台面(122)的每一个上第一注入(812)相对电导率的体区(114);以及
[0094]第二注入(813)紧接上述体区(114)的下面设置的上漂移区(115)，所述上漂移区(115)包括相比所述外延层中的浓度所述第一电导率的掺杂剂的升高浓度。
[0095]概念11.如概念10所述的方法，其中所述第二注入(813)进一步包括来自下述组成的组的注入能量:至少300千电子伏(300keV)、至少500keV以及300keV和100keV之间(包括300keV和100keV)。
[0096]概念12.如概念1或11的任一个所述的方法，其中所述第二注入(813)进一步包括在所述上漂移区(115)注入所述第一电导率的掺杂剂到大于1.0X 117每立方厘米的密度。
[0097]概念13.如概念10-12的任一个所述的方法，进一步包括:
[0098]沿所述多个沟槽(121)生长屏蔽氧化物(103);
[0099]在所述屏蔽氧化物(103)上沉积(804)防护多晶硅(109);
[0100]刻蚀(805)所述屏多晶硅(109);
[0101]在所述屏多晶硅(109)上生长栅极氧化物(108，106);以及
[0102]在所述栅极氧化物(106)上沉积(808)栅极多晶硅(107)。
[0103]概念14.如概念10-13的任一个所述的方法，进一步包括:
[0104]第三注入(810)源区(113)。
[0105]概念15.如概念10-14的任一个所述的方法，进一步包括:
[0106]刻蚀(815)刻蚀所述多个台面(122)到所述体区(114)，以自对准的源-体接触(105)台面。
【主权项】
1.半导体器件，包括: 外延层，所述外延层生长在半导体衬底上，每个所述外延层包括第一类型的掺杂剂； 设置在所述外延层内的结构，所述结构包括: 多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极；以及多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离；体区，桥连所述多个台面的每一个，其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂； 所述第一类型的掺杂剂的升高浓度的区域，其被注入到所述外延层和所述体区之间；以及 源区，包括所述第一类型的掺杂剂并且被设置在所述体区上方。2.如权利要求1所述的器件，其中在所述多个沟槽的每一个内，所述栅极电极设置在所述源极电极的上方，并且其中所述多个沟槽的每一个进一步包括多晶硅间氧化物，所述多晶硅间氧化物被设置在所述栅极电极的下表面和所述源极电极的上表面之间。3.如权利要求1所述的器件，其中所述第一类型的掺杂剂的升高浓度的所述区域以高能量级别注入，其中所述高能量级别包括以下至少一个:至少300千电子伏(300keV)、超过300keV或300keV和I OOOkeV之间，包括本数。4.如权利要求1所述的器件，其中所述衬底用所述第一类型的掺杂剂的第一浓度进行掺杂，其中所述外延层用所述第一类型的掺杂剂的第二浓度进行掺杂，并且其中所述第一掺杂浓度超过所述第二掺杂浓度。5.如权利要求1所述的器件，其中所述第一类型的掺杂剂不同于所述第二类型的掺杂剂。6.如权利要求1所述的器件，其中所第一类型的掺杂剂包括N型掺杂剂并且其中所述第二类型的掺杂剂包括P型掺杂剂。7.如权利要求1所述的器件，其中所第一类型的掺杂剂包括P型掺杂剂并且其中所述第二类型的掺杂剂包括N型掺杂剂。8.如权利要求1所述的器件，其中所述半导体衬底包括硅。9.如权利要求1所述的器件，其中所述外延层包括第一半导体物质并且其中一个或多个的所述栅极电极或所述源极电极包括第二半导体物质。10.如权利要求9所述的器件，其中所述第二半导体物质包括多晶硅。11.如权利要求1所述的器件，进一步包括电耦连至所述栅极电极的栅极，其中所述栅极相对于所述源区是自对准的。12.用于制造半导体器件的方法，所述方法包括: 在半导体衬底上生长外延层，每个所述外延层包括第一类型的掺杂剂； 组装设置在所述外延层内的结构，所述结构包括: 多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极；以及多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离；沉积桥连所述多个台面的每一个的体区，台面其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂； 在所述外延层和所述体区之间注入所述第一类型的掺杂剂的升高浓度的区域；以及 注入源区，包括所述第一类型的掺杂剂。13.如权利要求12所述的方法，其中在所述多个沟槽的每一个内，所述栅极电极设置在所述源极电极的上方，并且其中所述多个沟槽的每一个进一步包括多晶硅间氧化物，所述多晶硅间氧化物被设置在所述栅极电极的下表面和所述源极电极的上表面之间。14.如权利要求12所述的方法，其中所述第一类型的掺杂剂的升高浓度的所述区域以高能量级别注入，其中所述高能量级别包括以下至少一个:至少300千电子伏(300keV)、超过300keV或300keV和100keV之间，包括本数。15.如权利要求12所述的方法，其中所述衬底用所述第一类型的掺杂剂的第一浓度进行掺杂，其中所述外延层用所述第一类型的掺杂剂的第二浓度进行掺杂，并且其中所述第一掺杂浓度超过所述第二掺杂浓度。16.如权利要求12所述的方法，其中所述第一类型的掺杂剂不同于所述第二类型的掺杂剂。17.如权利要求12所述的方法，其中所第一类型的掺杂剂包括N型掺杂剂并且其中所述第二类型的掺杂剂包括P型掺杂剂。18.如权利要求12所述的方法，其中所第一类型的掺杂剂包括P型掺杂剂并且其中所述第二类型的掺杂剂包括N型掺杂剂。19.如权利要求12所述的方法，其中所述半导体衬底包括硅。20.如权利要求12所述的方法，其中所述外延层包括第一半导体物质并且其中一个或多个的所述栅极电极或所述源极电极包括第二半导体物质。21.如权利要求20所述的方法，其中所述第二半导体物质包括多晶硅。22.如权利要求12所述的方法，进一步包括设置栅极，其相对于所述源区是自对准的并且电耦连至所述栅极电极。23.半导体器件产品，其通过产品工艺形成，所述产品工艺包括: 在半导体衬底上生长外延层，每个所述外延层包括第一类型的掺杂剂； 组装设置在所述外延层内的结构，所述结构包括: 多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极，所述屏蔽氧化物基体填充所述外延层内蚀刻的空隙；以及 多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离； 注入桥连所述多个台面的每一个的体区，台面其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂； 在所述外延层和所述体区之间在高能量级别注入所述第一类型的掺杂剂的升高浓度的区域；以及 注入源区，包括所述第一类型的掺杂剂；以及 安置栅极，所述栅极相对于所述源区是自对准的并且电耦连至所述栅极电极。
【专利摘要】一种半导体器件具有在衬底上生长的外延层，每个外延层具有第一掺杂类型。设置在所述外延层内的结构具有多个沟槽，每个所述沟槽具有设置在防护氧化物基体内的栅极电极和源极电极。多个台面的每一个使沟槽对彼此隔离。具有第二掺杂类型的体区设置在外延层上方并且桥连每个台面。所述第一掺杂剂类型的升高浓度的区域以高能量级别注入到外延层和体区之间，其减小了扩展到器件的沟道的电阻。具有第一掺杂类型的源区被设置在体区上方。
【IPC分类】H01L21/20, H01L21/336, H01L21/265, H01L29/78
【公开号】CN105723516
【申请号】CN201480057825
【发明人】凯尔·特里尔, 管灵鹏
【申请人】维西埃-硅化物公司
【公开日】2016年6月29日
【申请日】2014年8月29日
【公告号】US20150108568, WO2015060947A1