时钟信号产生电路的制作方法

本发明涉及时钟电路技术领域，特别是涉及一种时钟信号产生电路。

背景技术：

时钟信号产生电路，通常用于提供具有恒定周期的重复信号，对诸如模数转换器(Analog-to-Digital Converter，ADC)的数字同步电路进行计时。

非重叠时钟信号(non-overlap clock)是时钟信号产生电路提供的一种典型的时钟信号，通常用于开关电容积分器电路中。非重叠时钟信号可以用于提供非反向时钟信号和反向时钟信号，非反向时钟信号和反向时钟信号均分别在对应的延迟非反向时钟信号和延迟反向时钟信号之间翻转。非反向时钟信号和反向时钟信号的转变之间同样也存在着延迟。

在将非重叠时钟信号应用于高速模数转换器中使用的开关电容积分器电路中时，非重叠时间和时钟相位延迟时间通常采用反相器延迟实现。现有技术中常规的多时钟域非重叠时钟信号产生电路，通常采用增加延迟线中的反相器时延的方式来实现。但是，这种做法存在着可靠性差且浪费功耗的问题。

技术实现要素：

本发明实施例解决的问题是如何提高时钟信号产生电路所产生的非重叠时钟信号的可靠性，并降低功耗。

为解决上述问题，本发明实施例提供了一种时钟信号产生电路，所述差分信号产生包括：

延迟缓冲单元、反相单元、第一延迟线单元和第二延迟线单元；所述延迟缓冲单元的输入端与具有预设占空比的时钟信号耦接，输出端与所述第一延迟线单元的第一输入端耦接，并通过所述反相单元与所述第二延迟线单元的第一输入端耦接，所述第一延迟线单元的输出端与所述第二延迟线单元的第二输入端耦接，所述第二延迟线单元的输出端与所述第一延迟线单元的第二输入端耦接；其中：

所述第一延迟线单元包括依次串联连接的第一与非门逻辑运算子单元、第一延迟子单元和第一电平转换电路；

所述第二延迟线单元包括依次串联连接的第二与非门逻辑运算子单元、第二延迟子单元和第二电平转换电路；

所述第一与非门逻辑运算子单元与第二与非门逻辑运算子单元结构相同，第一延迟子单元和第二延迟子单元结构相同，所述第一电平转换电路和第二电平转换电路结构相同；

所述第一延迟子单元的输出端输出第一时钟信号；所述第二延迟子单元的输出端输出第二时钟信号；所述第一电平转换电路的输出端输出第一延迟时钟信号；所述第二电平转换电路的输出端输出第二延迟时钟信号。

可选地，所述延迟缓冲单元包括两个串联连接的非门。

可选地，所述反相单元包括一非门。

可选地，所述第一延迟子单元和第二延迟子单元结构相同，分别包括两个以上串联连接的非门。

与现有技术相比，本发明的技术方案具有以下的优点：

上述的方案，通过在现有的第一延迟线单元中增加第一电平转换子单元，并在第二延迟线单元中增加第二电平转换子单元，可以使得第一延迟线单元输出的两个时钟信号，与所述第二延迟线单元输出的两个时钟信号的四个时钟信号之间均不会同时出现高电平的情形，因此，可以提高时钟信号产生电路的非重叠时钟信号的可靠性。同时，第一电平转换电路和第二电平转换电路还可以分别在第一延迟线单元和第二延迟线单元中起到相应的延迟作用，可以在现有的延迟单元的基础上减少所使用的反相器的数量，因此，可以减少整个时钟信号产生电路的功耗，节约能源。

附图说明

图1是现有技术中的一种时钟信号产生电路的结构示意图；

图2是图1所示的时钟信号产生电路产生的四个时钟信号的波形示意图；

图3是本发明实施例中的一种时钟信号产生电路的结构示意图；

图4是图3所示的信号产生电路产生的四个时钟信号的波形示意图。

具体实施方式

图1示出了现有技术中的一种非重叠时钟信号产生电路的结构。请参见图1所示，现有技术中的一种非重叠时钟信号产生电路，可以包括延迟缓冲电路101、反相器102、第一延迟线电路103和第二延迟线电路104，以及电平转换(level shift)电路105。

其中，第一延迟线电路103包括第一与非门1031和第一延迟电路1032。第二延迟线电路104包括第二与非门1041和第二延迟电路1042。其中，第一延迟电路1032和第二延迟电路1042的结构相同。

延迟缓冲电路101的输入端与预设的时钟信号CLOCK-IN耦接，输出端分别与第一与非门1031的第一输入端和反相器102的输入端耦接。

第一与非门1031的第二输入端与所述第二延迟电路1042的输出端耦接，输出端与第一延迟电路1031的输入端耦接。

第一延迟电路1031的输出端分别与电平转换电路105的输入端和第二与非门1041的第一输入端耦接。

第二与非门1041的输出端与第二延迟电路1042的输入端耦接。

第二延迟电路1041的输出端分别与电平转换电路105的输入端和第一与非门1031的第二输入端耦接。

工作时，预设的时钟信号CLOCK-IN从延迟缓冲电路101输入后，分别在第一延迟单元1031的输出端输出第一时钟信号A，在第二延迟单元1042的输出端输出第二时钟信号B。第一时钟信号A和第二时钟信号B在经过电平转换电路105之后，分别输出第三时钟信号A1和第四时钟信号B1。第一时钟信号A和第二时钟信号B，以及第三时钟信号A1和第四时钟信号B1的输出波形图请参见图2所示。

从图2可以看出，第一时钟信号A与第二时钟信号B之间的相对时延，与第三时钟信号A1和第四时钟信号B1之间的相对时延相同，为第一延迟单元1031或者第二延迟单元1042的时延Tdm。同时，第一时钟信号A与第三 时钟信号A1之间的时延为电平转换电路105的时延TL。

但是，时延TL可能会受到工艺、温度、寄生电容等因素的影响而大于时延Tdm。这将会直接导致第二时钟信号B和第三时钟信号A1同时为高电平的情况的发生，这在高速电路中将会造成非常严重的影响。

为了解决上述问题，现有技术通常采用增加第一延迟单元1031或者第二延迟单元1042的时延Tdm，也即是增加第一延迟单元1031或者第二延迟单元1042中反相器的个数的方式，来控制时延Tdm大于时延TL。但是，由于受到外界各种因素的影响，这种做法仍然不可能完全确保时延Tdm大于时延TL，因此，存在着可靠性差的问题。同时，在第一延迟单元1031或者第二延迟单元1042中增加多个反相器，也会带来功耗的浪费。

为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过将现有的电平转换电路转移至第一延迟线单元和第二延迟线单元中，可以确保时钟信号产生的时钟信号之间不会同时出现同为高电平的情况，因此，可以时钟信号产生的非重叠时钟信号的可靠性，并可以减少整个时钟信号产生电路的功耗，节约能源。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3示出了本发明实施例中的一种时钟信号产生电路的结构示意图。如图3所示的时钟信号产生电路，可以包括：延迟缓冲单元301、反相单元302、第一延迟线单元303和第二延迟线单元304。

在本发明一实施例中，延迟缓冲单元303包括两个串联连接的非门，反相单元302为一非门。

其中，延迟缓冲单元303的输入端与具有预设占空比的时钟信号CLOCK-IN耦接，输出端与第一延迟线单元303的第一输入端耦接，并通过反相单元302与第二延迟线单元304的第一输入端耦接。第一延迟线单元303的输出端与第二延迟线单元304的第二输入端耦接，第二延迟线单元304的输出端与第一延迟线单元303的第二输入端耦接。

第一延迟线单元303包括依次串联连接的第一与非门逻辑运算子单元 3031、第一延迟子单元3032和第一电平转换电路3033。

第二延迟线单元304包括依次串联连接的第二与非门逻辑运算子单元3041、第二延迟子单元3042和第二电平转换电路3043。

第一与非门逻辑运算子单元3031与第二与非门逻辑运算子单元3041结构相同，第一延迟子单元3032和第二延迟子单元3042结构相同，第一电平转换电路3033和第二电平转换电路3043结构相同。

在本发明一实施例中，第一延迟子单元3032和第二延迟子单元3042分别包括两个以上串联连接的非门。

在具体实施中，预设的时钟信号CLOCK-IN从延迟缓冲电路301输入后，分别在第一延迟子单元3032的输出端输出第一时钟信号S1，在第二延迟单元3042的输出端输出第二时钟信号S2。

第一延迟子单元3032输出第一时钟信号S1经过第一电平转换单元3033处理后输出第一延迟时钟信号D1，第二延迟子单元3042输出端输出的第一时钟信号S2经过第二电平转换单元3043处理后输出第二延迟时钟信号D2。

其中，第一时钟信号S1和第二时钟信号S2，以及第一延迟时钟信号D1和第二延迟时钟信号D2的输出波形图请参见图4所示。

从图4可知，第一时钟信号S1和第二时钟信号S2之间的相对时延为第一延迟子单元3032产生的时延。第一延迟时钟信号D1和第二延迟时钟信号D2的相对时延为第二延迟子单元3042产生的时延。由于第一延迟子单元3032与第二延迟子单元3042结构相同，使得第一延迟子单元3032产生的时延和第二延迟子单元3042产生的时延相同。

其中，第一时钟信号S1与第一延迟时钟信号D1之间的时延为第一电平转换电路3033产生的时延。第二时钟信号S2与第二延迟时钟信号D2之间的时延为第二电平转换电路3043产生的时延。

同时，第一时钟S1与第二延迟时钟信号D2之间的时延将满足如下的公式：

Tdn＝Td2+TL (1)

其中，Tdn第一时钟S1与第二延迟时钟信号D1之间的时延，Td2表示所述第一延迟子单元的时延，TL表示所述第一电平转换电路的时延。

同理，第二时钟S2与第一延迟时钟信号D1之间的时延也将满足上述的公式(1)。

通过公式(1)可以得出，第一时钟S1与第二延迟时钟信号D2之间的时延，及第二时钟S2与第一延迟时钟信号D1之间的时延，均大于第一时钟信号S1与第一延迟时钟信号D1之间的时延，或者第二时钟信号S2与第二延迟时钟信号D2之间的时延，从而可以使得第一时钟S1与第二延迟时钟D2，以及第二时钟S2和第一延迟时钟D1之间均不同同时出现同为高电平的情形。因此，上述的方案可以产生可靠的多时钟域的非重叠时钟信号。

同时，第一电平转换电路3033和第二电平转换电路3043还可以分别在第一延迟线单元303和第二延迟线单元304中起到相应的延迟作用，可以在现有的延迟单元的基础上减少所使用的反相器的数量，因此，可以减少整个时钟信号产生电路的功耗，节约能源。

以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。