第一相位分量和该数字信号的第二相位分量。该数字信号的第一相位分量和 该数字信号的第二相位分量的每一个可以包括例如至少一部分包含要被传送的信息的多 位数字信号。例如，该数字信号的第一相位分量可以为该数字信号的同相分量（I)，并且该 数字信号的第二相位分量可以为例如该数字信号的正交（Q)分量。
[0058] DAC电路200的控制电路可以包括被配置为生成第一振荡器信号ICLK和第二振 荡器信号QCLK的振荡器电路205 (例如，本地振荡器或时钟CLK)。第一振荡器信号ICLK 和第二振荡器信号QCLK可以例如具有同一频率。第一振荡器信号ICLK和第二振荡器信号 QCLK的频率可以表示用于传送将被传送的信息的载波频率。第一振荡器信号ICLK和第二 振荡器信号QCLK可以具有例如预先确定的相位偏移。例如，针对传送该数字信号的同相分 量（I)和该数字信号的正交（Q)分量，QCLK相对于ICLK的预先确定的相位偏移可以例如为 90°。在其它示例中，预先确定的相位偏移不必然被限定为90°，而是可以例如为另一个 预先确定的值，例如30°，45°，60°，或75°。ICLK和QCLK可以被输入例如单个RF-DAC 的每一个DAC单元。例如，ICLK和/或QCLK可以被输入例如单个RF-DAC的每一个DAC单 J L 〇
[0059] 在这一被示出的示例中，该概略性的表述示出了动态IQ RFDAC的概念性框图，这 里I和Q信号可以被提供给DAC的每一个单元。例如，该两个信号可以以LO频率在整个DAC 阵列上被路由。振荡器电路205可以被配置为向例如多个DAC单元101的每一个个体DAC 单元提供第一振荡器信号（例如，ICLK)和第二振荡器信号（例如，QCLK)。在其它示例中， I时钟（例如，ICLK)或Q时钟（例如，QCLK)的仅一者可以被独立地输入单个动态RF-DAC 的每一个DAC单元。
[0060] 控制电路可以被配置为通过生成一个或多个控制信号（该控制信号可以选择性 地触发每个DAC单元的各自的电流源、电容性元件或放大器208)，控制多个DAC单元101的 个体（或每一个）DAC单元的操作以生成例如模拟单元输出信号207。DAC电路的控制电路 可以包括本地激活控制电路或被耦接至本地激活控制电路，该本地激活控制电路可以位于 例如每一个DAC单元中。例如，每一个DAC单元可以包括例如被配置为控制DAC单元的激 活的本地激活控制电路。例如，本地激活控制电路可以被配置为例如基于数字信号203在 第一时间间隔期间的第一相位分量和基于数字信号203在第二时间间隔期间的第二相位 分量，触发个体DAC单元的各自的电流源或电容性元件。此外，本地激活控制电路可以被配 置为例如在第一时间间隔选择第一振荡器信号（例如，ICLK)和在第二时间间隔选择第二 振荡器信号（例如，QCLK)。
[0061] 每一个DAC单元可以被配置为生成模拟单元输出信号207。例如，在第一时间间 隔，模拟单元输出信号207可以基于该数字信号的第一相位分量和第一振荡器信号。在第 二时间间隔期间，模拟单元输出信号207可以基于例如该数字信号的第二相位分量和在第 二时间间隔期间的第二振荡器信号。可选地，控制电路可以被配置为通过将DAC单元的振 荡器信号输入或者DAC单元的本地激活控制单元连接到恒定的基准电压（例如，地电压）， 以去激活该DAC单元。去激活的DAC单元例如不能有助于该DAC电路的输出信号。
[0062] DAC电路200可以包括用于例如将模拟单元输出信号相加以获得模拟高频信号的 加法电路209。DAC电路200可以被配置为通过将多个数模转换器单元101的模拟单元输 出信号207相加，以提供模拟高频信号206。模拟高频信号206可以被DAC电路200例如 在DAC电路输出端211输出。模拟高频信号206可以被功率放大器放大以生成高频传送信 号，该高频传送信号可以被提供给天线模块以被传送。
[0063] DAC最重要的性能标准可以包括例如效率、区域、分辨率和线性度。DAC电路200 可以例如通过将两个DAC组合为一个单个的动态DAC，以在同一分辨率下提高效率、区域以 及线性度。DAC电路200可以提高效率、区域以及在同一分辨率下的线性度。
[0064] 图2A所描述的示例可以基于RF-DAC，即使它可以同样地应用于例如基带DAC。例 如，图2A示出了动态同相和正交射频数模转换器电路（IQ RF-DAC)实现方案的框图，例如， 动态IQ发射机布局。
[0065] 图2B示出了被动态RF-DAC (例如，（DAC电路200))生成的标准化的有用轨迹252 的概略性表述250。例如，轨迹点图上的点255示出了轨迹252内的可能操作点，并且交叉 253示出了未使用的点的示例。
[0066] 在OFDM系统（例如，WiFi和LTE)中，符号可以被前端转换为轨迹，并且然后输送 给I和Q DAC。例如，OFDM系统的所有轨迹可以位于复平面的圆252内部，因此例如在复平 面的圆252外侧，没有I和Q信号点的组合被使用。被应用于IQ符号的OFDM调制可以在 传送之前将它们的相位随机化，因此生成例如在圆上的点。
[0067] DAC电路200可以是动态的RF DAC，例如用于无线局域网或WiFi信号（例如， 80MHz 54Mbps WiFi信号）。单个动态的RF-DAC可以能够在输入获得I和Q信号，并且通 过例如根据需求动态地将单元分配给I或Q相位，直接地生成RF输出。该动态RF-DAC的 单元的总数可以被选择，以使得仅覆盖如图2B所示的复平面上的有用轨迹，因此使单元的 开销最小。例如，点i = l，q= 1不必然被需求，因为该点位于例如该圆以外。阵列然后可 以被调整大小，以具有足够的单兀来覆盖i= λ/2/2 , q== i==v5/2 ;无需额外的单兀，通过例 如动态地将一个不同的块重新分配给阵列的所有单元，位于圆252内部的所有点可以被覆 盖。单元开销的最小化可以使该"动态RF-DAC"例如相对于传统的IQ TX布局更有效和更 小。
[0068] DAC电路200可以将两个IQ DAC组合为动态RF-DAC，该动态RF-DAC被优化以仅 生成有用的轨迹，比如例如位于圆252内部的轨迹。通过避免复平面圆外侧的未被使用的 区域，可以例如相对于其它IQ安排达到更高的效率和更低的面积占用。
[0069] 更多的细节和方面连同以上或以下所描述的实施例（例如，数模转换器电路、数 字信号、数字信号的第一相位分量、数字信号的第二相位分量、数模转换器单元、控制电路、 发射机、和模拟输出信号）被提及。图2A和2B所示的示例可以包括一个或多个可选的另 外特征，该特征对应于一个或多个结合所提出的概念或一个或多个以上（例如，图1)或以 下（例如，图3A到17)所描述的示例而提及的方面。
[0070] 图3A示出了根据示例的数模转换器电路300。
[0071] DAC电路300 (例如，RFDAC)可以类似于例如以上所描述（例如，关于图1和2A) 的DAC电路。例如，DAC电路300可以包括多个DAC单元101。DAC电路300可以例如为基 于温度计编码的DAC。例如，解码器控制电路可以基于温度计编码，被配置为生成用于激活 DAC单元的列编码和行编码。例如，DAC电路300可以在半导体芯片上形成，并且可以包括 温度计的DAC阵列。RFDAC可以被设置为例如温度计单元的矩阵。
[0072] DAC电路300还可以包括控制电路302,该控制电路被配置为基于要在第一时间间 隔期间被传送的数字信号103的第一相位分量和基于要在第二时间间隔期间被传送的数 字信号103的第二相位分量，控制多个DAC单元的一个DAC单元的操作。
[0073] 控制电路302可以包括例如解码器控制电路（例如，解码器）。解码器控制电路可 以包括例如第一列解码器电路312和第二列解码器电路313。解码器控制电路例如可以还 包括第一行解码器电路314和第二行解码器电路315。
[0074] DAC电路300的控制电路302可以例如被配置为控制数模转换器单元列的列操作 模式。例如，解码器控制电路可以被配置为基于从数字信号的第一相位分量的至少一部分 得到的第一列编码316 (例如，温度计编码）和基于从数字信号的第二相位分量的至少一部 分得到的第二列编码317 (例如，温度计编码），控制数模转换器单元列的列操作模式。
[0075] 第一列解码器电路312可以被配置为例如基于数字信号的第一相位分量的至少 一部分，得到第一列编码316。第二列解码器电路313可以被配置为例如基于数字信号的 第二相位分量的至少一部分，得到第二列编码317。第一列解码器电路312可以被配置为 例如基于数字信号的第一相位分量的高位比特318,得到第一列编码316。第二列解码器电 路313可以被配置为例如基于数字信号的第二相位分量的高位比特319,得到第二列编码 317。
[0076] 本地激活控制电路可以位于每一个DAC单元，并且可以被配置为例如基于列操作 模式，控制数模转换器单元的激活。例如，每一个DAC单元可以具有控制信号，这些控制信 号通过例如本地激活控制电路或本地解码器，确定该单元是否必须被打开或关闭。如果该 数模转换器单元被激活，本地激活控制电路可以被配置为以振荡器信号的频率来开关该 DAC单元。
[0077] 例如，振荡器信号可以在该阵列的列解码器中被动态地选择。可以采用两个列解 码器。例如，振荡器电路可以耦接至第一列解码器电路312和第二列解码器电路313。第一 列解码器电路312可以被配置为控制例如选择被振荡器电路提供的第一振荡器信号。第二 列解码器313可以被配置为控制例如选择被振荡器电路提供的第二振荡器信号。顶部的列 解码器（例如，第一列解码器电路312)可以例如负责I时钟，底部的列解码器（例如，第二 列解码器电路313)可以例如负责Q时钟。
[0078] 基于被第一列和第二列解码器电路312、313提供的第一列编码（例如，第一相 位分量的预定数目个最高位比特的温度计编码的表示或二进制编码的表示）和第二列编 码（例如，第二相位分量的预定数目个最高位比特的温度计编码的表示或二进制编码的表 不），该阵列的每一个列的列操作模式可以被识别。第一振荡器信号或第二振荡器信号可以 例如基于被识别的列操作模式，被多路复用到各自的列。例如，振荡器电路可以被配置为向 运行于第一列操作模式的数模转换器单元的列提供第一振荡器信号，和向运行于第二列操 作模式的数模转换器单元的列提供第二振荡器信号。振荡器电路可以被配置为例如在第一 时间间隔期间向多个DAC单元101的一个DAC单元提供第一振荡器信号，以及在第二时间 间隔期间向该DAC单元提供第二振荡器信号。例如，在一个时间间隔期间，第一振荡器信号 和第二振荡器信号中的仅一者可以被路由到每一列。例如，在一个时间间隔期间，每一列可 以被指定为I列或Q列。例如，每一列解码器（例如，第一和第二列解码器电路312、313) 可以仅向激活列提供它的时钟（I或Q)。例如，该指定可以例如被一个或多个数字门实现。 例如，解码器控制电路可以包括与多个单元列的一列相关的XOR门321 (或者是OR门或AND 门）。XOR门321 (或者是OR门或AND门）可以例如耦接至第一列解码器电路312和第二 列解码器电路313。XOR或OR或AND门321可以被配置为输出列控制信号，该列控制信号 例如基于第一列编码或第二列编码，指示某列为I列或Q列。例如，XOR门或OR门或AND门 的输出信号可以指示单元列的列操作模式。
[0079] 例如，第一列解码器电路312可以将第一相位分量的预定数目N个最高位比特转 换为预定数目M个温度计编码比特。第一列解码器还可以向每一单元列提供时钟信号。第 一列解码器仅对激活列提供时钟信号；它不向未激活列提供任何时钟。第一列解码器提供 的时钟可以例如为I时钟（ICLK)。进一步地，第二列解码器电路313可以将第二相位分量 的预定数目N个最高位比特转换为预定数目M个温度计编码比特。第二列解码器还可以向 每一单元列提供时钟信号。第二列解码器仅对激活列提供时钟信号；它不向未激活列提供 任何时钟。第二列解码器提供的时钟可以例如为Q时钟（QCLK)。进一步地，每一单元列的 时钟信号可以例如通过使用XOR门321生成，该XOR门从第一列解码器312接收一个时钟 信号和从第二列解码器313接收一个时钟信号。例如，最后的单元列的时钟可以通过例如 使用XOR门生成，该XOR门接收第一列解码器电路312在XOR的第一输入端提供的最后时 钟（第M时钟）和第二列解码器电路313在XOR的第二输入端提供的第一时钟。
[0080] 例如，图3A可以示出作为温度计编码单元阵列的动态DAC和时钟多路复用的实现 方案。例如，I和Q时钟可以在列解码器中多路复用，并且每列仅一个时钟信号可以被输送 给该阵列。例如，由于振荡器信号（例如I和Q时钟）可以在列解码器（例如第一列解码 器312和第二列解码器313)中多路复用，并且每列仅一个时钟信号可以被输送给该阵列， 而非I和Q时钟都被输送到每个单元，这可以避免例如在整个DAC阵列上以LO频率路由两 个信号（如图2A所示）。由于在解码器中实现时钟的动态重配置，例如每一列仅一个高频 时钟线可以被输送给该阵列。
[0081] 图3B示出了根据实施例的数模转换器电路的阵列细分350和输入数据的概略性 表述。例如，对于一个用例，输入数据（例如，信号）可以被提供或输送给该阵列。
[0082] 位于DAC单元的本地激活控制电路可以被配置为控制DAC单元列的DAC转换器单 元的激活。例如，位于DAC单元的本地激活控制电路可以被配置为例如基于列操作模式控 制DAC单元的激活。例如，列中的所有DAC单元例如可以按同样的操作模式操作。
[0083] 第一列解码器电路312可以被配置为例如从阵列中的第一预定起始列，以预定的 第一填充方向328提供第一列编码。第二列解码器电路312可以被配置为例如从阵列中的 第二预定起始列，以预定的第二填充方向329提供第二列编码。例如，顶部的解码器（例如， 第一列解码器312)可以从左到右打开I列，而底部的解码器（例如，第二列解码器313)可 以从右到左打开Q列。阵列可以被温度计单元实现，并且对于例如位于轨迹352内部的点 354,被I时钟给予信号的单元（从左到右）和Q时钟给予信号的单元（从右到左）部分地 填充。
[0084] DAC单元的激活可以取决于最后列的识别。除了运行于各自操作模式的被识别的 DAC单元的最后列（例如，c5和c8)以外，例如每一个前面（非最后）列（例如，cl到c4 和c9到clO)的所有DAC单元可以被激活。位于非最后列的DAC单元中的本地激活控制电 路，可以被配置为例如打开该列中的所有DAC单元。换言之，位于前面列的DAC单元中的本 地激活控制电路可以被配置为例如基于列操作模式，控制数模转换器单元的激活，而不考 虑第一行编码或第二行编码。
[0085] 例如，针对最后列（例如，c5和c8)，单元必须被分别打开。例如，解码器控制电路 可以被配置为提供最后列?目号326 (例如，最后列I)和最后列彳目号327 (例如，最后列Q)，最 后列信号326指示运行于第一列操作模式的数模转换器单元的最后列c5,最后列信号327 指示运行于第二列操作模式的数模转换器单元的最后列c8。
[0086] 本地激活控制电路可以被配置为基于（或通过考虑）列编码以及第一行编码322 和/或第二行编码323,控制最后一列的数模转换器单元的激活。例如，对运行于第一列操 作模式的DAC单元的最后列c5,本地激活控制电路可以考虑第一列编码316和第一行编码 322。例如，对运行于第二列操作模式的DAC单元的最后列c8,本地激活控制电路可以考虑 第二列编码317和第二彳丁编码323。
[0087] 第一行解码器电路314可以被配置为例如基于数字信号的第一相位分量的至少 一部分，得到第一行编码322。第二行解码器电路可以被配置为例如基于数字信号的第二相 位分量的至少一部分，得到第二行编码323。例如，第一行解码器电路314可以被配置为例 如基于数字信号的第一相位分量的最低位比特324,得到第一行编码322。第二行解码器电 路315可以被配置为例如基于数字信号的第二相位分量的最低位比特325,得到第二行编 码 323〇
[0088] 针对最后的I列和最后的Q列，单元可以被分别打开以确保例如I和Q的颗粒度。 针对I和Q区域的最后列，"最后的列I"和"最后的列Q"信号可以被激活。当针对某列， "最后的列I"（或"最后的列Q"）被激活时，那么如果"行I"（ "行Q"）信号被激活，单元 可以被激活；否则该单元被关闭。"行I"和"行Q"信号被定义I和Q区域的颗粒度的两个 独立的行解码器生成。两个行解码器的输出线可以例如在整个阵列上被路由。
[0089] 针对同一分辨率，例如更高的效率、更小的DAC区域和改进的线性度可以被实现。 例如，DAC电路的最小的总规模（例如，DAC阵列中的DAC单元的总数）例如可以被降低。 此外，例如，由于振荡器信号在解码器电路中可以被多路复用，每一列仅一个时钟信号可以 被提供给阵列，而非多个时钟被提供给每一单元，因此降低了电路的复杂度。
[0090] 例如，来自左侧和顶部的所有信号可以为低频信号，该信号可以以基带数据率改 变。在另一方面，I和Q时钟可以为高频信号。例如，由于在I和Q时钟之间的选择可以在 列解码器中执行，仅一个高频时钟信号被路由至单元的整列。因此，对每一个单元，仅需要 一个时钟线，因此与图2A所描述的DAC电路相比，避免了双时钟线的路由。由于紧密的布 局，DAC电路300可以具有甚至更小的区域，阵列单元之间的匹配可以被改进，这导致改进 的总线性度。
[0091] DAC电路300可以包括数模转换器单元的至少一个未激活的列（例如，c6、c7)，该 列位于运行于第一列操作模式的数模转换器单元的最后列和运行于第二列操作模式的数 模转换器单元的最后列之间。例如，阵列的尺寸可以确保在I相位的阵列区域和Q相位的 阵列区域之间总是存在分隔