线路布局结构、线路板及电子总成的制作方法
【专利摘要】本发明公开一种线路布局结构、线路板及电子总成，该线路布局结构适用于一线路板并包括下列构件。第一差动对及第二差动对分别经由线路板的第一图案化导电层从线路板的芯片区内延伸至芯片区外，并分别经由线路板的第二图案化导电层在芯片区与线路板的端口区之间延伸。第三差动对经由第一图案化导电层从芯片区延伸至端口区。第一接地平面构成自第一图案化导电层。第一差动对及该第二差动对在第二图案化导电层上的正投影重叠于第一接地平面。
【专利说明】线路布局结构、线路板及电子总成
【技术领域】
[0001]本发明涉及一种线路板，且特别是涉及一种线路布局结构，适用于线路板，用以降低信号干扰，以及采用此线路布局结构的线路板及电子总成。
【背景技术】
[0002]在现今USB 3.0的应用相当大众化，但在大约2.5GHz的频率可能会出现电磁干扰(EMI)/射频干扰(RFI)的问题。这是由于USB 3.0具有5Gbps的数据速率(data rate),其时钟脉冲频率落在2.5GHz。因此，操作频率大约在2.5GHz的装置(例如无线鼠标的无线模块)可能会被USB 3.0的信号所干扰而失效。
[0003]举例而言，USB 3.0的集线器(hub)具有线路板及安装在线路板上的USB 3.0芯片及USB 3.0电连接器，而USB 3.0芯片通常经由线路板的表层线路来电连接USB 3.0电连接器。当USB 3.0的集线器(hub)的外壳采用塑胶材质且不具有适当的金属屏蔽时，线路板的表层线路传输的USB 3.0信号(时钟脉冲频率为2.5GHz)所发出的射频干扰大约落在2.5GHz。这样的电磁干扰/射频干扰可能影响操作频率在2.4GHz的无线鼠标的无线模块。
【发明内容】
[0004]本发明的目的在于提供一种线路布局结构，适用于线路板，用以降低传输信号时所产生对外的干扰。
[0005]本发明的再一目的在于提供一种线路板，用以降低传输信号时所产生对外的干扰。
[0006]本发明的另一目的在于提供一种电子总成，用以降低传输信号时所产生对外的干扰。
[0007]为达上述目的，本发明的一种线路布局结构，适用于一线路板。线路板具有一芯片区、一端口区、一第一图案化导电层、一第二图案化导电层、一介电层及多个导电通孔。第一图案化导电层及第二图案化导电层以介电层分隔。这些导电通孔电连接第一图案化导电层及第二图案化导电层。线路布局结构包括一第一差动对、一第二差动对、一第三差动对、一第一接地平面及一第二接地平面。第一差动对经由第一图案化导电层从芯片区内延伸至芯片区外，并经由第二图案化导电层在芯片区与端口区之间延伸。第二差动对经由第一图案化导电层从芯片区内延伸至芯片区外，并经由第二图案化导电层在芯片区与端口区之间延伸。第三差动对经由第一图案化导电层从芯片区延伸至端口区。第一接地平面构成自第一图案化导电层。第一差动对在第二图案化导电层上的正投影重叠于第一接地平面。第二差动对在第二图案化导电层上的正投影重叠于第一接地平面。第二接地平面构成自第二图案化导电层，并具有一第一开口及一第二开口。第一差动对及第二差动对经由第二图案化导电层分别在第一开口及第二开口内延伸。
[0008]本发明的一种线路板，其包括多个图案化导电层、与这些图案化导电层交替叠合的多个介电层以及穿过这些介电层以连接这些图案化导电层。这些构件构成上述的线路布局结构。
[0009]本发明的一种电子总成，其包括具有一芯片区及一端口区的一线路板、安装至芯片区的一芯片以及安装至端口区的一电连接器。线路板具有上述的线路布局结构。
[0010]基于上述，在本发明中，将原先设置在第一图案化导电层的第一差动对及第二差动对下降至第二图案化导电层，并通过第一接地平面的垂直遮挡及第二接地平面的水平遮挡，以降低第一差动对及第二差动于传输信号时所产生对外的干扰。
[0011]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【专利附图】
【附图说明】
[0012]图1是本发明的一实施例的一种电子总成的示意图；
[0013]图2是图1的线路板的剖面示意图；
[0014]图3是图2的第一图案化导电层的局部平面示意图；
[0015]图4是图2的第二图案化导电层的局部平面示意图；
[0016]图5是图1的第一差动对的一信号路径的局部平面示意图；
[0017]图6是图1的第三差动对的一信号路径的局部平面示意图。
[0018]符号说明
[0019]10:电子总成
[0020]12:芯片
[0021]14:电连接器
[0022]20:无线模块
[0023]30:无线鼠标
[0024]50:线路板
[0025]50a:芯片区
[0026]50b:端口区
[0027]50c:元件区
[0028]51-1:第一图案化导电层
[0029]51-2:第二图案化导电层
[0030]51-3:第三图案化导电层
[0031]51-4:第四图案化导电层
[0032]52-0:介电核心层
[0033]52-1:第一介电层
[0034]52-2:第二介电层
[0035]52-3:第一焊罩层
[0036]52-4:第二焊罩层
[0037]53-1:导电通孔
[0038]53-2:导电通孔
[0039]53-3:导电通孔
[0040]100:线路布局结构
[0041]110:第一差动对
[0042]120:第二差动对
[0043]130:第三差动对
[0044]150:第一接地平面
[0045]160:第二接地平面
[0046]G:接地平面
[0047]T1、T2:走线
【具体实施方式】
[0048]请参考图1，在本实施例中，电子总成10包括一芯片12、一电连接器14及一线路板50。线路板50具有一芯片区50a及一端口区50b (port area)。芯片12 (例如是USB 3.0或3.1芯片)安装至芯片区50a。电连接器14 (例如是USB 3.0或3.1电连接器)安装至端口区50b。因此，位于芯片区50a的芯片12可经由线路板50来电连接位于端口区50b的电连接器14。
[0049]请参考图2，在本实施例中，线路板50包括多个图案化导电层、多个介电层及多个导电通孔。这些图案化导电层及这些介电层交替叠合，而这些导电通孔穿过该些介电层，以连接该些图案化导电层。
[0050]这些图案化导电层包括第一图案化导电层51-1、第二图案化导电层51-2、第三图案化导电层51-3及第四图案化导电层51-4。这些介电层包括一介电核心层52-0、第一介电层52-1及一第二介电层52-2。这些导电孔包括多个导电通孔53-1、53-2及53-3。介电核心层52-0位于第二图案化导电层51-2及第三图案化导电层51-3之间，并以导电通孔53-1电连接第二图案化导电层51-2及第三图案化导电层51-3。第一介电层52-1位于第一图案化导电层51-1及第二图案化导电层51-2之间，并以导电通孔53-2电连接第一图案化导电层51-1及第二图案化导电层51-2。第二介电层52-2位于第三图案化导电层51_3及第四图案化导电层51-4之间，并以导电通孔53-3电连接第三图案化导电层51-3及第四图案化导电层51-4。介电核心层52-0的厚度大于第一介电层52-1及第二介电层52_2的厚度。第一焊罩层52-3覆盖第一图案化导电层51-1。第二焊罩层52-4覆盖第四图案化导电层51-4。在本实施例中,第三图案化导电层51-3实质上构成一电源平面(power plane),在另一实施例中，第三图案化导电层51-3实质上构成一非接地平面，如信号平面。在本实施例中，线路板50可视为一四层板。在本实施例中，多个导电通孔53-1、53-2及53_3为直接贯穿第一图案化导电层51-1、第二图案化导电层51-2、第三图案化导电层51-3及第四图案化导电层51-4。在其他实施例中，多个导电通孔为非直接贯穿这些图案化导电层(未绘示)O
[0051]请参考图2、图3及图4，线路板50还包括一线路布局结构100，其包括一第一差动对110、一第二差动对120及一第三差动对130。第一差动对110包括一对信号路径，其例如是可相容于USB 3.0或USB 3.1的一传送差动对Tx+及Τχ-。第二差动对120包括一对信号路径，其例如是可相容于USB3.0或USB 3.1的一接收差动对Rx+及Rx_。值得一提的是，图4中的第一差动对110、第二差动对120彼此的位置仅为示例，并非用以限定本发明。第三差动对130包括一对信号路径，其例如是可相容于USB 1.0或USB 2.0的一传送/接收差动对D+及D-。一般来说，传送/接收差动信号端(D+及D-)为一半双功传输模式，亦即信号的传送或接收只能择一进行。亦即，当进行数据传送时，就无法进行数据接收，而当进行数据接收时，就无法进行数据传送。此外，在USB 3.0或USB 3.1架构中，传送差动信号端(Tx+及Tx-)与接收差动信号端(Rx+及Rx-)为一全双功传输模式,亦即信号的传送或接收可以直接进行。
[0052]值得注意的是，在目前已知的线路板，针对连接于USB 3.0芯片以及USB 3.0电连接器之间的线路布局结构，这三对差动对都是配置在非接地的图案化导电层(如:图2的第一图案化导电层51-1)，而邻近会有一接地平面(如:图2的第二图案化导电层51-2)。然而，位于非接地的图案化导电层的USB 3.0或USB 3.1的传送差动对或接收差动对却可能在信号传送或接收的过程中，对其他元件(如:无线鼠标的无线模块)造成电磁干扰(EMI)/射频干扰(RFI)。因此，本发明提出一种新的线路布局结构，来改善上述问题。
[0053]请继续参考图2、图3、图4及图5，第一差动对110经由第一图案化导电层51_1的一对走线Tl从芯片区50a内延伸至芯片区50a外，并经由一对导电通孔53_2向下连接第二图案化导电层51-2。接着，第一差动对110经由第二图案化导电层51-2的一对走线T2在芯片区50a与端口区50b之间延伸，并经由另一对导电通孔53-2向上连接第一图案化导电层51-1。最后，第一差动对110经由第一图案化导电层51-1的另一对走线Tl从端口区50b外(如:元件区)延伸至端口区50b内。在本实施例中，线路板50还具有一元件区50c，而第一差动对110可经由第一图案化导电层51-1的至少一对走线Tl延伸经过元件区50c，再从端口区50b外延伸至端口区50b内。上述元件区50c可配置电容、静电放电保护装置等。在另一实施例中，第一图案化导电层51-1未配置有元件区50c，而第一差动对110经由第二图案化导电层51-2的一对走线T2在芯片区50a与端口区50b之间延伸，并在端口区50b经由另一对导电通孔53-2向上连接第一图案化导电层51-1。
[0054]请参考图2、图3、图4及图5，相似于第一差动对110，第二差动对120经由第一图案化导电层51-1的一对走线Tl从芯片区50a内延伸至芯片区50a外，并经由一对导电通孔53-2连接第二图案化导电层51-2。接着，第二差动对120经由第二图案化导电层51-2的一对走线T2在芯片区50a与端口区50b之间延伸，并经由另一对导电通孔53_2向上连接第一图案化导电层51-1。最后，第二差动对120经由第一图案化导电层51-1的另一对走线Tl从端口区50b外(如:元件区)延伸至端口区50b内。在本实施例中，第二差动对120可经由第一图案化导电层51-1的至少一对走线Tl延伸经过元件区50c，再从端口区50b外延伸至端口区50b内。上述元件区50c可配置电容、静电放电保护装置等。在另一实施例中，第一图案化导电层51-1未配置有兀件区50c,而第二差动对120经由第二图案化导电层51-2的一对走线T2在芯片区50a与端口区50b之间延伸，并在端口区50b经由另一对导电通孔53-2向上连接第一图案化导电层51-1。
[0055]请参考图3、图4及图5，第一差动对110经由第一图案化导电层51_1的一部分(即一对走线Tl)延伸至芯片区50a外，再经由第二图案化导电层51-2的一部分(即一对走线T2)继续延伸，最后再经由第一图案化导电层51-1的一部分(即另一对走线Tl)延伸至端口区50b。第二差动对120有类似第一差动对110的延伸方式。请再参考图3、图4及图6，不同于第一差动对110及第二差动对120，第三差动对130经由第一图案化导电层51-1的一部分(即一对走线Tl)从芯片区50a直接延伸至端口区50b。第一差动对110及第二差动对120的主要延伸部分从第一图案化导电层51-1移至第二图案化导电层51-2，除可降低走线的拥挤程度外，还可受到第一图案化导电层51-1的接地平面G所屏蔽，而降低于传输信号时所产生对外的干扰，例如电磁干扰/射频干扰。关于接地平面G更详细的说明可参考以下的说明。
[0056]请参考图2、图3及图4，线路布局结构100还包括一第一接地平面150及一第二接地平面160。第一接地平面150构成自第一图案化导电层51-1。第一差动对110在第二图案化导电层51-2上的正投影重叠于第一接地平面150。第二差动对120在第二图案化导电层51-2上的正投影重叠于第一接地平面150。第二接地平面160构成自第二图案化导电层51-2,并具有一第一开口 160a及一第二开口 160b。第一差动对110经由第二图案化导电层51-2在第一开口 160a内延伸。第二差动对120经由第二图案化导电层51_2在第二开口 160b内延伸。换言之，每一开口 160a、160b，仅通过一对差动对110或120，而非两对差动对共用同一开口。第二接地平面160的一部分还位于第一差动对110与第二差动对120之间。换言之，第一开口 160a及第二开口 160b之间配置第二接地平面160的一部分。因此，本发明的实施例，将用于传递信号的差动对110、120配置于接地平面，而第一差动对110及第二差动对120受到第一接地平面150的垂直遮挡及第二接地平面160的水平遮挡，可降低于传输信号时所产生对外的干扰，例如电磁干扰/射频干扰。
[0057]请参考图3及图4，有些导电通孔53-2位于第一差动对110及第二差动对120旁。此外，有些导电通孔53-2位于第一差动对110及第二差动对120之间。换言之，这些导电通孔53-2沿着第一差动对110于第二图案化导电层51-2的第一开口 160a内延伸方向，延伸配置；这些导电通孔53-2沿着第二差动对120于第二图案化导电层51-2的第二开口160b内延伸方向，延伸配置。值得一提的是，这些导电通孔53-2位于第一差动对110及第二差动对120旁，或位于第一差动对110及第二差动对120之间，将有助于提升第一接地平面150及第二接地平面160的屏蔽效果。
[0058]此外，在本实施例中，第一差动对110可为相容于USB 3.0或USB 3.1的一传送差动对Tx+及Τχ-。第二差动对120可为相容于USB 3.0或USB 3.1的一接收差动对Rx+及Rx-,且第三差动对130可为相容于USB 1.0或USB2.0的一传送/接收差动对D+及D-。并且，将第一差动对110、第二差动对120的主要延伸走线Τ2配置在第二图案化导电层51-2，将第三差动对130的主要延伸走线Tl配置在第一图案化导电层51-1。换言之，第一差动对110、第二差动对120位于作为接地的同一层，第一差动对110或第二差动对120与第三差动对130位于不同层。因此，当第一差动对110及第二差动对120于传输USB 3.0或USB3.1的信号(时钟脉冲频率约2.5GHz)时，所产生对外的干扰(例如电磁干扰/射频干扰)可受到第一接地平面150的垂直遮挡及第二接地平面160的水平遮挡而降低。此外，第三差动对130由于传输USB1.0或USB 2.0的信号，较无特定频率干扰的问题，因此可以如同现有技术配置于最上层(如:本案的第一图案化导电层51-1)。
[0059]请再参考图1、图3及图4，在本实施例中，电连接器14可插接对应于一无线鼠标30的一无线模块20。无线模块20与无线鼠标30之间以无线方式来传输信号。当图4的第一差动对110及该第二差动对120所传输信号的时钟脉冲频率(2.5GHz)实质上等于或接近无线模块20的操作频率(2.4GHz)时，第一差动对110及该第二差动对120所产生的电磁波将可受到第一接地平面150的垂直遮挡及第二接地平面160的水平遮挡，以降低对无线模块20的射频干扰，使得无线鼠标30能正常运作。
[0060]综上所述，在本发明中，将原先设置在非接地的图案化导电层的第一差动对及第二差动调整至用于接地的图案化导电层，并通过第一接地平面的垂直遮挡及第二接地平面的水平遮挡，以降低第一差动对及第二差动于传输信号时所产生对外的干扰。
[0061]对于采用USB 3.0 (时钟脉冲频率在2.5GHz)作为传输协定的装置(例如集线器)及现行操作频率在2.5GHz的装置而言，本发明可降低装置本身所产生对外的干扰，以降低对操作频率在2.4GHz (接近2.5GHz)的无线装置(例如无线鼠标的无线模块)的射频干扰。
[0062]虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
【权利要求】
1.一种线路布局结构，适用于一线路板，该线路板具有芯片区、端口区、第一图案化导电层、第二图案化导电层、介电层及多个导电通孔，该第一图案化导电层及该第二图案化导电层以该介电层分隔，该些导电通孔电连接该第一图案化导电层及该第二图案化导电层，该线路布局结构包括: 第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸 第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸； 第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区； 第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及 第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸。
2.如权利要求1所述的线路布局结构，其中该些导电通孔位于该第一差动对及该第二差动对旁、该些导电通孔位于该第一差动对及该第二差动对之间或二者的组合。
3.如权利要求1所述的线路布局结构，其中该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内。
4.如权利要求1所述的线路布局结构，其中该第二接地平面的一部分位于该第一差动对与该第二差动对之间。
5.如权利要求1所述的线路布局结构，其中该第一差动对为相容于USB3.0或USB 3.1的一传送差动对Tx+及Tx-，该第二差动对为相容于USB 3.0或USB 3.1的一接收差动对Rx+及Rx-，且该第三差动对为相容于USB 1.0或USB 2.0的一传送/接收差动对D+及D-。
6.一种线路板，适用于安装一芯片及一电连接器，该线路板具有安装该芯片的一芯片区及安装该电连接器的一端口区，该线路板包括: 多个图案化导电层，包括第一图案化导电层及第二图案化导电层，其中该第一图案化导电层位于该些图案化导电层的最外侧，且该第二图案化导电层与该第一图案化导电层相邻; 多个介电层，与该些图案化导电层交替叠合； 多个导电通孔，穿过该些介电层，以连接该些图案化导电层；以及 线路布局结构，包括: 第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸； 第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸； 第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区； 第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及 第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸。
7.如权利要求6所述的线路板，其中该些导电通孔位于该第一差动对及该第二差动对旁、该些导电通孔位于该第一差动对及该第二差动对之间或二者的组合。
8.如权利要求6所述的线路板，其中该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内。
9.如权利要求6所述的线路板，其中该第二接地平面的一部分位于该第一差动对与该第二差动对之间。
10.如权利要求6所述的线路板，其中该第一差动对为相容于USB3.0或USB 3.1的一传送差动对Tx+及Tx-，该第二差动对为相容于USB 3.0或USB 3.1的一接收差动对Rx+及Rx-，且该第三差动对为相容于USB 1.0或USB 2.0的一传送/接收差动对D+及D-。
11.如权利要求6所述的线路板，其中该些图案化导电层还包括第三图案化导电层及第四图案化导电层，该些介电层包括介电核心层、第一介电层及第二介电层，该第一介电层位于该第一图案化导电层与该第二图案化导电层之间，该介电核心层位于该第二图案化导电层与该第三图案化导电层之间，该第二介电层位于该第三图案化导电层之间与该第四图案化导电层之间，且该介电核心层的厚度大于该第一介电层及该第二介电层的厚度。
12.如权利要求11所述的线路板，其中该第三图案化导电层实质上构成一电源平面。
13.—种电子总成,包括: 线路板，具有芯片区及端口区，该线路板包括: 多个图案化导电层，包括第一图案化导电层及第二图案化导电层，其中该第一图案化导电层位于该些图案化导电层的最外侧，且该第二图案化导电层与该第一图案化导电层相邻; 多个介电层，与该些图案化导电层交替叠合； 多个导电通孔，穿过该些介电层，以连接该些图案化导电层；以及 线路布局结构，包括: 第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸，且该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内； 第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内； 第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区； 第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及 第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸； 芯片，安装在该线路板的该芯片区；以及 电连接器，安装在该线路板的该端口区。
14.如权利要求13所述的电子总成，其中该些导电通孔位于该第一差动对及该第二差动对旁、该些导电通孔位于该第一差动对及该第二差动对之间或二者的组合。
15.如权利要求13所述的电子总成，其中该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内。
16.如权利要求13所述的电子总成，其中该第二接地平面的一部分位于该第一差动对与该第二差动对之间。
17.如权利要求13所述的电子总成，其中该第一差动对为相容于USB3.0或USB 3.1的一传送差动对Tx+及Tx-，该第二差动对为相容于USB 3.0或USB 3.1的一接收差动对Rx+及Rx-，且该第三差动对为相容于USB 1.0或USB 2.0的一传送/接收差动对D+及D-。
18.如权利要求12所述的电子总成，其中该些图案化导电层还包括第三图案化导电层及第四图案化导电层，该些介电层包括介电核心层、第一介电层及第二介电层，该第一介电层位于该第一图案化导电层与该第二图案化导电层之间，该介电核心层位于该第二图案化导电层与该第三图案化导电层之间，该第二介电层位于该第三图案化导电层之间与该第四图案化导电层之间，且该介电核心层的厚度大于该第一介电层及该第二介电层的厚度。
19.如权利要求13所述的电子总成，其中该电连接器适于插接一无线模块，且该无线模块的操作频率实质上相同于该第一差动对或该第二差动对所传输信号的时钟脉冲频率。
【文档编号】H05K1/11GK104302103SQ201410529703
【公开日】2015年1月21日 申请日期:2014年10月10日 优先权日:2014年7月17日
【发明者】李胜源 申请人:威盛电子股份有限公司