运用于电荷分享像素的整合面板型栅极驱动电路的制作方法

专利名称：运用于电荷分享像素的整合面板型栅极驱动电路的制作方法
技术领域：
本发明涉及一种栅极驱动电路，特别是关于一种运用于具有电荷分享像素 (charge sharing pixel) ^^ ￠, (Gate driving circuit on array,以下简称GOA)。
背景技术：
请参照图1A，其所绘示为公知液晶显示面板上单一电荷分享像素(charge sharing pixel)示意图。电荷分享像素100包括一主区域(main area) 104与一子区域 (sub area) 102。该电荷分享像素100包括三个三开关晶体管Qdl Qd3、多个电容Cl C6。而一个电荷分享像素100需要连接至二条栅极线以及一条数据线，其中第一栅极线可接收主栅极驱动信号(main gate driving signal) &ι，第二栅极线可接收子栅极驱动信号 (sub gate driving signal) Sn，数据线可接收数据信号Dn0请参照图1B，其所绘示为电荷分享像素的动作信号示意图。在时间点tl与t2之间，主栅极驱动信号产生一脉冲(pulse)，此时第一开关晶体管Qdl、第二开关晶体管Qd2 开启(turn on)，第三开关晶体管Qd3关闭(turn off)，而数据线上的数据信号Dn储存在主区域104与子区域102中的电容Cl C6内。在时间点t2与t3之间，子栅极驱动信号Sn产生一脉冲，此时第三开关晶体管Qd3 开启，第一开关晶体管Qdl、第二开关晶体管Q2关闭，而子区域102中电容Cl与C2上的电荷会经第三开关晶体管Qd3传递至主区域104的电容C3 C6中。而上述的动作原理即为电荷分享像素100的动作原理。由上述说明可知，每个电荷分享像素100需要连接至二个栅极线，并且二个栅极线上的二个栅极驱动信号&i、Sn的脉冲不可以互相重叠(overlap)。以图IB为例，在任何的时间点上，主栅极驱动信号与子栅极驱动信号Sn不可以同时为高电位，如此电荷分享像素100才可正常运作。为了要节省液晶显示面板的成本，一种整合面板型栅极驱动电路(gate driver on array，简称G0A)已经被应用于液晶显示面板。也就是说，在此种GOA面板上直接制作一栅极驱动电路(gate driving circuit)，因此可以节省外购栅极驱动电路的成本。请参照图2A，其所绘示为公知GOA面板上的栅极驱动电路示意图。栅极驱动电路 200包括多个移位寄存器(shift register)。而所有的移位寄存器皆需接收多个不同相位的时钟脉冲信号(例如相差180度的时钟脉冲信号CK以及反相时钟脉冲信号XCK)。而图 2A中仅利用三个移位寄存器20n-l、20n、20n+l来做说明。以第η级移位寄存器20η为例，其包括一上拉单元(pull-up unit)、一下拉单元 (pull-down unit)、一驱动晶体管(driving transistor) Tl。一般来说，当第 n_l 级(前一级)移位寄存器20n-l输出低电位(low level)的第n_l个控制信号Qn-I以及第n_l个栅极驱动信号&1-1时，第η级移位寄存器20η中的上拉单元不动作而下拉单元动作，并且控制第η个控制信号Qn维持在低电位，并且使得驱动晶体管Tl为关闭状态进而使得第η个栅极驱动信号维持在低电位。反之，当第n-1级(前一级)移位寄存器20n-l输出高电位(high level)的第 n-1个控制信号Qn-I以及第n_l个栅极驱动信号&ι_1时，第η级移位寄存器20η中的上拉单元动作而下拉单元不动作，并且控制第η个控制信号Qn维持在高电位，并且使得驱动晶体管Tl为开启状态，而根据时钟脉冲信号(CK、XCK)的控制使得第η个栅极驱动信号( 产生一个脉冲。利用上述原理，栅极驱动电路200中所有的移位寄存器可以逐级依序的产生栅极驱动信号至GOA面板。再者，上述栅极驱动电路200中移位寄存器由上而下的排列，所以栅极驱动信号由上而下逐级产生。当然，移位寄存器也可以由下而上的排列，使得栅极驱动信号由下而上逐级产生。再者，由于GOA面板上的栅极驱动电路200的驱动能力有限，因此栅极驱动信号之间需要彼此重叠。请参照图2Β，其所绘示为公知GOA面板上的栅极驱动电路所产生的栅极驱动信号示意图。在时间点tl与t3之间，第n-1个栅极驱动信号&1-1产生一脉冲，t2与 t4之间，第η个栅极驱动信号产生一脉冲，t3与t5之间，第n+1个栅极驱动信号&1+1
产生一脉冲。在实际的运作上，tl与t2之间作为预充电的周期。也就是说，在液晶面板上接收到第n-1个栅极驱动信号&1-1的所有像素在预充电周期尚无法接收到任何数据，这些像素必须等到t2与t3之间的数据周期才可由数据线上接收数据信号。而预充电周期与数据周期的时间相等。同理，t2与t3为第η个栅极驱动信号&ι的预充电的周期，t3与t4为第η个栅极驱动信号的数据周期；t3与t4为第n+1个栅极驱动信号&1+1的预充电的周期，t4与 t5为第n+1个栅极驱动信号&1+1的数据周期。上述的图2A与图2B的栅极驱动电路200及其栅极驱动信号应用于一般的像素。 如果要应用于电荷分享像素时，则必须进一步考虑主栅极驱动信号与子栅极驱动信号之间不可以相互重叠的特征，并且更改栅极驱动电路200的相关设计。请参照图3A与图;3B，其所绘示为公知GOA面板上运用于电荷分享像素的栅极驱动电路及其栅极驱动信号示意图。栅极驱动电路300中包括多个移位寄存器，而其动作原理如图2A所述，前一级的移位寄存器会控制次一级的移位寄存器产生栅极驱动信号，而其详细的运作情形则不再赘述。再者，图3A以第10至第15移位寄存器310 315来做说明， 而其余的移位寄存器皆可利用相同的方式推得。很明显地，每个移位寄存器310 315皆可根据前一级移位寄存器的控制而产生一栅极驱动信号G10、GlU G12、G13、G14、G15来作为主栅极驱动信号。为了产生与主栅极驱动信号不相互重叠的子栅极驱动信号，公知栅极驱动电路300利用布线设计(layout trace)的方式将次二级移位寄存器所产生的主栅极驱动信号作为子栅极驱动信号。以第12移位寄存器312为例，其可产生第12主栅极驱动信号G12，而此第12主栅极驱动信号G12也通过布线设计作为第10子栅极驱动信号S 10。同理，第14主栅极驱动信号G14利用布线设计而成为第12子栅极驱动信号S12。因此，如图;3B所示，时间点tl至t3为第10主栅极驱动信号GlO的脉冲，时间点 t3至t5为第10子栅极驱动信号的脉冲SlO ；时间点t2至t4为第11主栅极驱动信号Gll的脉冲，时间点t4至t6为第11子栅极驱动信号Sll的脉冲；时间点t3至t5为第12主栅极驱动信号G12的脉冲，时间点t5至t7为第12子栅极驱动信号S12的脉冲；时间点t4至 t6为第13主栅极驱动信号G13的脉冲，时间点t6至伪为第13子栅极驱动信号S13的脉冲；时间点t5至t7为第14主栅极驱动信号G14的脉冲，时间点t7至t9为第14子栅极驱动信号S14的脉冲；时间点t6至伪为第15主栅极驱动信号G15的脉冲，时间点伪至tlO 为第15子栅极驱动信号S15的脉冲。然而，图3A的栅极驱动电路300中的移位寄存器具有相当多的跨线，因而使得GOA 面板上的布线变的相当复杂。请参照图4A与图4B，其所绘示为公知GOA面板上运用于电荷分享像素的栅极驱动电路及其栅极驱动信号示意图。栅极驱动电路400中包括多个移位寄存器，而每个移位寄存器中皆包括一主移位寄存器与一子移位寄存器。图4A以第10至第12移位寄存器410 412来做说明，而其余的移位寄存器皆可利用相同的方式推得。其中，每个移位寄存器中的主移位寄存器受控于前一级移位寄存器中的主移位寄存器，并产生主栅极驱动信号；同理，每个移位寄存器中的子移位寄存器受控于前一级移位寄存器中的子移位寄存器，并产生子栅极驱动信号。再者，每个移位寄存器中的主移位寄存器与子移位寄存器之间并没有任何相互控制的关系。由图4A可知，第10主移位寄存器410a，第11主移位寄存器411a，第12主移位寄存器41 会依序产生第10主栅极驱动信号G10、第11主栅极驱动信号G11、第12主栅极驱动信号G12。同理，第10子移位寄存器410b，第11子移位寄存器41 lb，第12子移位寄存器412b会依序产生第10子栅极驱动信号S10、第11子栅极驱动信号S11、第12子栅极驱动信号S12。如此即可产生不互相重叠的主栅极控信号以及子栅极控信号。然而，主移位寄存器以及子移位寄存器的电路结构相同。因此图4A中，每一个移位寄存器的电路架构更复杂，并且占据更大的布局面积(layout area) 0

发明内容
因此，本发明的目的在于提出一种运用于电荷分享像素的整合面板型栅极驱动电路。液晶面板上的栅极驱动电路中包括多个移位寄存器，每个移位寄存器皆可以输出不互相重叠的主栅极驱动信号与子栅极驱动信号，并且具有电路结构以及线路布局简单的特征。本发明提出一种栅极驱动电路，接收多个时钟脉冲信号，其中该栅极驱动电路包括多个移位寄存器，而一第η个移位寄存器包括一第一驱动晶体管，具有一栅极接收一第 η控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第η主栅极驱动信号；一第二驱动晶体管，具有一栅极接收该第η控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第η子栅极驱动信号；一上拉单元，接收第η个移位寄存器前二级的一第η-2个移位寄存器输出的一第η-2控制信号以及一第η_2 主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及，一下拉单元，接收该第η控制信号与该第η主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第η控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，且该第一时钟脉冲信号、该第二时钟脉冲信号与该第三时钟脉冲信号不重叠。本发明更提出一种栅极驱动电路，接收多个时钟脉冲信号，其中该栅极驱动电路包括多个移位寄存器，而一第η个移位寄存器包括一第一驱动晶体管，具有一栅极接收一第η控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第 η主栅极驱动信号；一第二驱动晶体管，具有一栅极接收该第η控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第η子栅极驱动信号；一第一上拉单元，接收第η个移位寄存器前一级的一第η-1个移位寄存器输出的一第η-1控制信号以及一第η-1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该第一上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；一第二上拉单元，接收第η个移位寄存器后一级的一第η+1个移位寄存器输出的一第η+1控制信号以及一第η+1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第四时钟脉冲信号；其中，该第二上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及一下拉单元，接收该第η控制信号与该第η主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第η控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，且该第一时钟脉冲信号、该第二时钟脉冲信号与该第三时钟脉冲信号不重叠。本发明的有益效果在于提出一种运用于电荷分享像素的整合面板型栅极驱动电路，GOA面板上的栅极驱动电路中包括多个移位寄存器，每个移位寄存器可以输出不互相重叠的主栅极驱动信号与子栅极驱动信号，并且具有电路结构以及线路布局简单的特征。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附附图，作详细说明如下。


图IA所绘示为公知液晶显示面板上单一电荷分享像素示意图；图IB所绘示为电荷分享像素的动作信号示意图；图2Α所绘示为公知GOA面板上的栅极驱动电路示意图；图2Β所绘示为公知GOA面板上的栅极驱动电路所产生的栅极驱动信号示意图；图3Α与图;3Β所绘示为公知GOA面板上运用于电荷分享像素的栅极驱动电路及其栅极驱动信号示意图；图4Α与图4Β所绘示为公知GOA面板上运用于电荷分享像素的栅极驱动电路及其栅极驱动信号示意图；图5所示为6个时钟脉冲信号之间的相位关系；图6Α与图6Β所绘示为本发明栅极驱动电路中的移位寄存器第一实施例及其相关信号示意图；图7所绘示为本发明栅极驱动电路中的移位寄存器第二实施例；图8所绘示为本发明第一实施例或第二实施例公开的移位寄存器所组成的栅极驱动电路；图9A与图9B所绘示为本发明栅极驱动电路中的移位寄存器第三实施例及其相关信号示意图；图10所绘示为本发明栅极驱动电路中的移位寄存器第四实施例；图11，其所绘示为本发明第三实施例或第四实施例公开的移位寄存器所组成的栅极驱动电路。其中，附图标记100 电荷分享像素102子区域104主区域200栅极驱动电路20n-l第n-1个移位寄存器20η第η个移位寄存器20η+1第η+1个移位寄存器300栅极驱动电路310第10移位寄存器311第11移位寄存器312第12移位寄存器313第13移位寄存器314第14移位寄存器315第15移位寄存器400栅极驱动电路410第10移位寄存器410a第10主移位寄存器410b第10子移位寄存器411第11移位寄存器411a第10主移位寄存器410b第11子移位寄存器412第12移位寄存器412a第12主移位寄存器412b第12子移位寄存器500,550第η个移位寄存器510 上拉单元520、530 下拉单元700 栅极驱动电路710第10移位寄存器711第11移位寄存器712第12移位寄存器713第13移位寄存器714第14移位寄存器715第15移位寄存器800,850第η个移位寄存器810第一上拉单元815 第二上拉单元820、830 下拉单元900栅极驱动电路910第10移位寄存器911 第11移位寄存器912第12移位寄存器913第13移位寄存器914第14移位寄存器915第15移位寄存器
具体实施例方式根据本发明的实施例，本发明提出一运用于电荷分享像素的整合面板型栅极驱动电路。在GOA面板上的栅极驱动电路中包括多个移位寄存器，每个移位寄存器可以输出不互相重叠的主栅极驱动信号与子栅极驱动信号。首先，本发明需要产生6个时钟脉冲信号，其占空比(duty cycle)皆为1/3。再者，每个时钟脉冲信号之间的相位相差60度。此六个时钟脉冲信号依据相位先后次序命名 *HC1、HC2、HC3、HC4、HC5、HC6。如图5所示，即为6个时钟脉冲信号之间的相位关系。请参照图6A与图6B，其所绘示为本发明栅极驱动电路中的移位寄存器第一实施例及其相关信号示意图。本发明第η个移位寄存器500包括一上拉单元510、一下拉单元 520、一第一驱动晶体管Tl、与一第二驱动晶体管Τ2。而第一驱动晶体管Tl漏极接收HCl 信号，源极产生Gn信号；第二驱动晶体管Τ2漏极接收HC3信号，源极产生Sn信号。上拉单元510包括晶体管Τ12与晶体管Τ11，晶体管Τ12栅极接收Qn_2信号，漏极接收HC5信号；晶体管Tll栅极连接至晶体管T12源极，漏极连接至Gn-2信号，源极产生 Qn信号。上拉单元510接收前二级移位寄存器(第n-2个移位寄存器)所产生的第n_2个控制信号Qn-2与第n-2个主栅极驱动信号Gn_2、以及HC5时钟脉冲信号。当上拉单元510 动作时，可将第η个控制信号Qn上拉至一第一电压电位(first voltage level)并且将开启第一驱动晶体管Tl与第二驱动晶体管T2。下拉单元520接收第η个控制信号Qn，且在上拉单元510未动作时，下拉单元520 将第η个控制信号Qn持续地保持在最低电压电位(lowest voltage level)。而当上拉单元510动作时，则下拉单元520会在一预定时间周期(predetermined time period)之后将第η个控制信号Qn转换为最低电压电位并持续地保持在最低电压电位。如图6Α所示，下拉单元520中的LC与XLC是一组互补的时钟脉冲信号，Vss为最低电压电位。其中，当Qn维持在Vss时，晶体管Τ52、Τ54、Τ62、Τ64皆为关闭状态。在LC为高逻辑电位且XLC为低逻辑电位时，晶体管Τ51、Τ53、Τ55、Τ56、Τ57开启，下拉单元520中其他晶体管皆关闭，因此Gru Sn、Qn皆为Vss ；同理，于XLC为高逻辑电位且LC为低逻辑电位时，晶体管Τ61、Τ63、Τ65、Τ66、Τ67开启，下拉单元520中其他晶体管皆关闭，因此GruSn、 Qn皆为Vss。也就是说，当上拉单元510未动作时，Qn、Gn、Sn皆会持续维持在Vss。再者，当上拉单元510动作时，Qn上升至第一电压电位时，此时晶体管T52、T54、 T62、T64皆开启而晶体管155、156、157、165、166367皆关闭。此时，再经过一预定时间之后，利用第η+4主栅极驱动信号Gn+4开启晶体管T68时，可以将Qn信号再次转换为Vss。前面几段的描述介绍下拉单元520主要的功能，此下拉单元520也可以利用其他连接关系的晶体管达成相同的功能。后续的实施例中将会提出其他连接关系的下拉单元并且达成本发明的功效。如图6B所示，选择6个时钟脉冲信号中信号不相互重叠的HC5、HCU HC3，并且搭配第η个移位寄存器。因此，HC5、HC1、HC3之间相位相差120度。请参考图6A，上拉单元510接收前二级移位寄存器(第n_2个移位寄存器)所产生的第n-2个控制信号Qn-2与第n_2个主栅极驱动信号Gn_2、以及相位最前面HC5时钟脉冲信号。在时间点tl，Qn_2信号由Vss变化至第一电压电位Va，此时上 拉单元510中的晶体管T12开启；而在时间点t2，HC5信号为高逻辑电位进而开启晶体管Tll使得Gn_2信号传递至晶体管Tll源极并产生Qn信号，而Qn信号即上升至第一电压电位Va并开启第一驱动晶体管Tl以及第二驱动晶体管T2。也就是说，在时间点t2，上拉单元510开始动作，而下拉单元520停止动作。在时间点t3，第一驱动晶体管Tl以及第二驱动晶体管T2持续开启，由于HCl信号为高逻辑电位而HC3信号为低逻辑电位，因此Gn信号产生一脉冲，并且利用下拉单元520 的电容C作为电荷泵(charge pump)使得Qn信号上升至第二高电位Vb。当然，下拉单元520里的电容C也可以省略不需连接在Qn信号与Gn信号之间，而此时Qn信号维持在第一高电位Va，仍旧可以开启第一驱动晶体管Tl以及第二驱动晶体管 T20在时间点t4，第一驱动晶体管Tl以及第二驱动晶体管T2持续开启，由于HCl信号为低逻辑电位而HC3信号为高逻辑电位，因此，Sn信号产生而Gn信号的脉冲停止，而Qn信号下降至第三高电位Vc。在时间点t5，第n+4个主栅极驱动信号Qn+4信号产生脉冲，并进一步控制下拉单元520将Qn信号下拉至Vss，并且结束第η个移位寄存器500的动作。因此，预定时间周期即由时间点t2至时间点t 5。当然，本发明也可以利用Sn+4信号、Gn+5信号、Sn+5信号、或者Gn+6信号来使得 Qn信号下拉至Vss。而预定时间周期也会跟着变化。由上述本发明的第一实施例可知，每一个移位寄存器皆可产生不会互相重叠的主栅极驱动信号Gn以及子栅极驱动信号Sn。如前面所述，第一实施例中的下拉单元520也可以利用其他连接关系的晶体管达成相同的功能。如图7所示，为本发明栅极驱动电路中的移位寄存器550第二实施例。与第一实施例的差异仅在于下拉单元530，而其他电路皆相同。下拉单元530中的Vss为最低电压电位。其中，当Qn维持在Vss时，晶体管T82、 T84为关闭状态。而由于晶体管T81连接至高逻辑电位(见)，晶体管181、183、185、186、 T87开启，因此Gn、Sn、Qn皆为Vss。也就是说，当上拉单元510未动作时，Qn、Gn、Sn皆会持续维持在Vss。再者，当上拉单元510动作时，Qn上升至第一电压电位时，此时晶体管T82、T84开启而晶体管Τ85、Τ86、Τ87皆关闭。此时，再经过一预定时间之后，利用第η+5主栅极驱动信号Gn+5或者n-5主栅极驱动信号Gn_5开启晶体管T88或者晶体管T89时，可以将Qn信号再次转换为Vss。当然，第二实施例中的其相关信号示意图与图6B相同，不再赘述。请参照图8，其所绘示为本发明第一实施例或者第二实施例公开的移位寄存器所组成的栅极驱动电路。GOA面板的栅极驱动电路700中以第10至第15移位寄存器710 715来做说明，而其余的移位寄存器皆可利用相同的方式推得。很明显地，每个移位寄存器710 715根据前二级移位寄存器的控制信号以及主栅极驱动信号并搭配适当地时钟脉冲信号组合而运作。以图8为例，第11移位寄存器711、 第13移位寄存器713、第15移位寄存器715接收6个时钟脉冲信号中的第一组时钟脉冲信号(HC1、HC3、HC5)。第10移位寄存器710、第12移位寄存器712、第14移位寄存器714接收6个时钟脉冲信号中的第二组时钟脉冲信号(HC2、HC4、HC6)。当然，上述栅极驱动电路700中的移位寄存器由上而下的排列，所以主栅极驱动信号以及子栅极驱信号由上而下逐级产生。当然，移位寄存器也可以由下而上的排列，使得主栅极驱动信号以及子栅极驱动信号由下而上逐级产生。请参照图9A与图9B，其所绘示为本发明栅极驱动电路中的移位寄存器第三实施例及其相关信号示意图。本发明第η个移位寄存器800可选择性地连接至前一级移位寄存器(第η-1个移位寄存器)或者后一级的移位寄存器(第η+1个移位寄存器)。第η个移位寄存器800包括一第一上拉单元810、第二上拉单元815、一下拉单元820、一 第一驱动晶体管Tl、与一第二驱动晶体管T2。而第一驱动晶体管Tl漏极接收HCl 信号，源极产生Gn信号；第二驱动晶体管T2漏极接收HC4信号，源极产生Sn信号。第一上拉单元810包括一晶体管T12与晶体管T11，晶体管T12栅极接收Qn_l信号，漏极接收HC6信号；晶体管Tll栅极连接至晶体管T12源极，漏极连接至Gn-I信号，源极产生Qn信号。第一上拉单元810接收前一级移位寄存器(第n-1个移位寄存器)所产生的第n-1个控制信号Qn-I与第n_l个主栅极驱动信号Gn-I、以及HC6时钟脉冲信号。当第一上拉单元810动作时，可将第η个控制信号Qn上拉至一第一电压电位并且开启将第一驱动晶体管Tl与第二驱动晶体管Τ2。当第二实施例的第η个移位寄存器800仅使用第一上拉单元810时，连结而成的栅极驱动电路即为由上而下依序产生主栅极驱动信号与子栅极驱动信号。第二上拉单元815包括一晶体管Τ22与晶体管Τ21，晶体管Τ22栅极接收Qn+Ι信号，漏极接收HC2信号；晶体管T21栅极连接至晶体管T22源极，漏极连接至Gn+Ι信号，源极产生Qn信号。第二上拉单元815接收后一级移位寄存器(第n+1个移位寄存器)所产生的第n+1个控制信号Qn+Ι与第n+1个主栅极驱动信号Gn+Ι、以及HC2时钟脉冲信号。当第二上拉单元815动作时，可将第η个控制信号Qn上拉至一第一电压电位并且将开启第一驱动晶体管Tl与第二驱动晶体管Τ2。当第二实施例的第η个移位寄存器800仅使用第二上拉单元815时，连结而成的栅极驱动电路即为由下而上依序产生主栅极驱动信号与子栅极驱动信号。下拉单元820接收第η个控制信号Qn，且在第一上拉单元810或者第二上拉单元815未动作时，下拉单元820将第η个控制信号Qn持续地保持在最低电压电位(lowest voltage level)。而当第一上拉单元810或者第二上拉单元815动作时，则下拉单元820 会在一预定时间周期(predetermined time period)之后将第η个控制信号Qn转换为最低电压电位并持续地保持在最低电压电位。如图9Α所示，下拉单元820中的LC与XLC是一组互补的时钟脉冲信号，Vss为最低电压电位。其中，当Qn维持在Vss时，晶体管Τ52、Τ54、Τ62、Τ64皆为关闭状态。在LC 为高逻辑电位且XLC为低逻辑电位时，晶体管Τ51、Τ53、Τ55、Τ56、Τ57开启，下拉单元820 中其他晶体管皆关闭，因此Gru Sn、Qn皆为Vss ；同理，于XLC为高逻辑电位且LC为低逻辑电位时，晶体管Τ61、Τ63、Τ65、Τ66、Τ67开启，下拉单元820中其他晶体管皆关闭，因此Gru SruQn皆为Vss。也就是说，当第一上拉单元810或者第二上拉单元815未动作时，Qn,Gn, Sn皆会持续维持在Vss。再者，当第一上拉单元810或者第二上拉单元815动作时，Qn上升至第一电压电位时，此时晶体管T52、T54、T62、T64皆开启而晶体管Τ55、Τ56、Τ57、Τ65、Τ66、Τ67皆关闭。此时，再经过一预定时间之后，利用第η+5主栅极驱动信号Gn+5开启晶体管T68，或者第n_5 主栅极驱动信号Gn-5开启晶体管T69时，可以将Qn信号再次转换为Vss。换句话说，利用第η+5主栅极驱动信号Gn+5开启晶体管T68时，则本发明的栅极驱动电路由上而下逐级产生栅极驱动信号以及子栅极驱动信号。反之，利用第n-5主栅极驱动信号Gn-5开启晶体管T69时，则本发明的栅极驱动电路由下而上逐级产生栅极驱动信号以及子栅极驱动信号。同理，图9A中的下拉单元820也可以利用其他连接关系的晶体管达成相同的功能。
请参照图9B，其为本发明由上而下依序产生主栅极驱动信号与子栅极驱动信号的信号示意图，其使用第一上拉单元810连结而成的栅极驱动电路。如图9B所示，选择6个时钟脉冲信号中的HC6、HC2、HC1、HC4，并且搭配第η个移位寄存器。其中，HC6相位超前HCl有60度，HCl相位超前HC4有180度，HC2相位落后HCl 有60度，再者，HCl与HC4信号不互相重叠。请同时参考图9Α与图9Β，第一上拉单元810接收前一级移位寄存器(第η_1个移位寄存器)所产生的第n-1个控制信号Qn-I与第n_l个主栅极驱动信号Gn-I、以及相位最前面HC6时钟脉冲信号。在时间点tl，由于HC5信号(未绘示)，使得Qn-I信号由Vss变化至第一电压电位Va，此时第一上拉单元810中的晶体管T12开启；而在时间点t2，HC6信号为高逻辑电位进而开启晶体管Tll使得Gn-I信号传递至晶体管Tll源极并产生Qn信号，而Qn信号即上升至第一电压电位Va并开启第一驱动晶体管Tl以及第二驱动晶体管T2。也就是说，于时间点t2，第一上拉单元810开始动作，而下拉单元820停止动作。于时间点t3，第一驱动晶体管Tl以及第二驱动晶体管T2持续开启，由于HCl信号为高逻辑电位而HC4信号为低逻辑电位，因此Gn信号产生一脉冲，并且利用下拉单元820 的电容作为电荷泵(charge pump)使得Qn信号上升至第二高电位Vb。在时间点t4，第一驱动晶体管Tl以及第二驱动晶体管T2持续开启，由于HCl信号为低逻辑电位而HC4信号为低逻辑电位，因此Gn信号结束脉冲，并且使得Qn信号下降至第三高电位Vc。在时间点t5，第一驱动晶体管Tl以及第二驱动晶体管T2持续开启，由于HCl信号为低逻辑电位而HC4信号为高逻辑电位，因此Sn信号产生一脉冲，并且利用下拉单元820 的电容作为电荷泵(charge pump)使得Qn信号上升至第四高电位Vd。在时间点t6，第n+5个主栅极驱动信号Gn+5信号产生脉冲，并进一步控制下拉单元810将Qn信号下拉至Vss。同时，Sn信号结束脉冲。而在时间点t6之后第η个移位寄存器800的动作结束。因此，预定时间周期即由时间点t2至时间点t6。当然，本发明也可以利用Sn+2信号、Gn+6信号、Sn+3信号来使得Qn信号下拉至 Vss。而预定时间周期也会跟着变化。由上述本发明的第三实施例可知，每一个移位寄存器皆可产生不会互相重叠的主栅极驱动信号Gn以及子栅极驱动信号Sn。同理，使用第二上拉单元815连结而成的栅极驱动电路并产生由下而上依序产生主栅极驱动信号与子栅极驱动信号，也可以利用本发明的第三实施例来达成。也就是说，选择6个时钟脉冲信号中的HC1、HC5、HC6、HC3，并且搭配图9A所示的移位寄存器800。其中， HC5相位超前HC6有60度，HC6相位超前HC3有180度，HCl相位落后HC6有60度，且HC3 与HC6信号不互相重叠。并且，第一驱动晶体管Tl漏极接收HC6信号；第二驱动晶体管T2 漏极接收HC3信号；晶体管T22漏极接收HC5信号；晶体管T12漏极接收HCl信号。其主要的动作原理与上述第一上拉单元810相同，因此不再赘述。如前面所述，第三实施例中的下拉单元820也可以利用其他连接关系的晶体管达成相同的功能。如图10所示，为本发明栅极驱动电路中的移位寄存器850第四实施例。与第三实施例的差异仅在于下拉单元830，而其他电路皆相同。如图10所示，下拉单 元830中的Vss为最低电压电位。其中，当Qn维持在Vss时， 晶体管T82、T84为关闭状态。而由于晶体管Τ81连接至高逻辑电位(Hi)，晶体管Τ81、Τ83、 Τ85、Τ86、Τ87开启，因此Gn、Sn、Qn皆为Vss。也就是说，当第一上拉单元810或者第二上拉单元815未动作时，Qn、Gn、Sn皆会持续维持在Vss。再者，当第一上拉单元810或者第二上拉单元815动作时，Qn上升至第一电压电位时，此时晶体管T82、T84开启而晶体管T85、T86、T87皆关闭。此时，再经过一预定时间之后，利用第n+5主栅极驱动信号Gn+5或者n_5主栅极驱动信号Gn_5开启晶体管T88或者晶体管T89时，可以将Qn信号再次转换为Vss。当然，第四实施例中的其相关信号示意图与图9B相同，不再赘述。请参照图11，其所绘示为本发明第三实施例或第四实施例所公开的移位寄存器所组成的栅极驱动电路。GOA面板的栅极驱动电路900中以第10至第15移位寄存器910 915来做说明，而其余的移位寄存器皆可利用相同的方式推得。很明显地，每个移位寄存器910 915根据前一级移位寄存器的控制信号以及主栅极驱动信号并搭配适当地选择6个时钟脉冲信号(HCl HC6)中不重叠的3个时钟脉冲信号而运作。因此，本发明的优点在于提出一种运用于电荷分享像素的整合面板型栅极驱动电路。GOA面板上的栅极驱动电路中包括多个移位寄存器，每个移位寄存器可以输出不互相重叠的主栅极驱动信号与子栅极驱动信号，并且具有电路结构以及线路布局简单的特征。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种栅极驱动电路，接收多个时钟脉冲信号，其特征在于，该栅极驱动电路包括多个移位寄存器，而一第η个移位寄存器包括一第一驱动晶体管，具有一栅极接收一第η控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第η主栅极驱动信号；一第二驱动晶体管，具有一栅极接收该第η控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第η子栅极驱动信号；一上拉单元，接收第η个移位寄存器前二级的一第η-2个移位寄存器输出的一第η-2 控制信号以及一第η-2主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及一下拉单元，接收该第η控制信号与该第η主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第η控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，且该第一时钟脉冲信号、该第二时钟脉冲信号与该第三时钟脉冲信号不重叠。
2.根据权利要求1所述的栅极驱动电路，其特征在于，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号120度，该第一时钟脉冲信号超前该第二时钟脉冲信号120度。
3.根据权利要求1所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管开启时，根据该第一时钟脉冲信号产生该第η主栅极驱动信号，根据该第二时钟脉冲信号产生该第η子栅极驱动信号。
4.根据权利要求1所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管关闭时，该下拉单元提供一最低电压电位至该第η主栅极驱动信号与该第η子栅极驱动信号。
5.根据权利要求1所述的栅极驱动电路，其特征在于，该上拉单元包括一第三晶体管，具有一栅极接收该第η-2控制信号，一漏极接收该第三时钟脉冲信号；以及一第四晶体管，具有一栅极连接至该第三晶体管源极，一漏极接收该第η-2主栅极驱动信号，一源极产生该第η控制信号。
6.根据权利要求5所述的栅极驱动电路，其特征在于，当该第η-2控制信号开启该第三晶体管时，根据该第三时钟脉冲信号来开启该第四晶体管，进而使得该上拉单元根据该第 η-2主栅极驱动信号来动作并开启该第一驱动晶体管与该第二驱动晶体管。
7.一种栅极驱动电路，接收多个时钟脉冲信号，其特征在于，该栅极驱动电路包括多个移位寄存器，而一第η个移位寄存器包括一第一驱动晶体管，具有一栅极接收一第η控制信号，一漏极接收这些时钟脉冲信号中的一第一时钟脉冲信号，一源极输出一第η主栅极驱动信号；一第二驱动晶体管，具有一栅极接收该第η控制信号，一漏极接收这些时钟脉冲信号中的一第二时钟脉冲信号，一源极输出一第η子栅极驱动信号；一第一上拉单元，接收第η个移位寄存器前一级的一第η-1个移位寄存器输出的一第n-1控制信号以及一第n-1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第三时钟脉冲信号；其中，该第一上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；一第二上拉单元，接收第η个移位寄存器后一级的一第η+1个移位寄存器输出的一第 η+1控制信号以及一第η+1主栅极驱动信号，且该上拉单元接收这些时钟脉冲信号中的一第四时钟脉冲信号；其中，该第二上拉单元动作时，控制该第η控制信号开启该第一驱动晶体管以及该第二驱动晶体管；以及一下拉单元，接收该第η控制信号与该第η主栅极驱动信号，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第η控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；其中，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号，该第一时钟脉冲信号超前该第二时钟脉冲信号，该第四时钟脉冲信号的相位落后该第一时钟脉冲信号，且该第一时钟脉冲信号与该第二时钟脉冲信号不重叠。
8.根据权利要求7所述的栅极驱动电路，其特征在于，该第三时钟脉冲信号的相位超前该第一时钟脉冲信号60度，该第一时钟脉冲信号超前该第二时钟脉冲信号180度，该第四时钟脉冲信号的相位落后该第一时钟脉冲信号60度。
9.根据权利要求7所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管开启时，根据该第一时钟脉冲信号产生该第η主栅极驱动信号，根据该第二时钟脉冲信号产生该第η子栅极驱动信号。
10.根据权利要求7所述的栅极驱动电路，其特征在于，在该第一驱动晶体管与该第二驱动晶体管关闭时，该下拉单元提供一最低电压电位至该第η主栅极驱动信号与该第η子栅极驱动信号。
11.根据权利要求7所述的栅极驱动电路，其特征在于，该第一上拉单元包括一第三晶体管，具有一栅极接收该第n-1控制信号，一漏极接收该第三时钟脉冲信号；以及一第四晶体管，具有一栅极连接至该第三晶体管源极，一漏极接收该第n-1主栅极驱动信号，一源极产生该第η控制信号。
12.根据权利要求11所述的栅极驱动电路，其特征在于，当该第n-1控制信号开启该第三晶体管时，根据该第三时钟脉冲信号来开启该第四晶体管，进而使得该第一上拉单元根据该第n-1主栅极驱动信号来动作并开启该第一驱动晶体管与该第二驱动晶体管。
13.根据权利要求7所述的栅极驱动电路，其特征在于，该第二上拉单元包括一第五晶体管，具有一栅极接收该第η+1控制信号，一漏极接收该第四时钟脉冲信号；以及一第六晶体管，具有一栅极连接至该第五晶体管源极，一漏极接收该第η+1主栅极驱动信号，一源极产生该第η控制信号。
14.根据权利要求13所述的栅极驱动电路，其特征在于，当该第η+1控制信号开启该第五晶体管时，根据该第四时钟脉冲信号来开启该第六晶体管，进而使得该第二上拉单元根据该第η+1主栅极驱动信号来动作并开启该第一驱动晶体管与该第二驱动晶体管。
全文摘要
本发明公开一种运用于电荷分享像素的整合面板型栅极驱动电路。液晶面板上的栅极驱动电路中包括多个移位寄存器，每个移位寄存器皆可以输出不互相重叠的主栅极驱动信号与子栅极驱动信号，并且具有电路结构以及线路布局简单的特征。
文档编号G09G3/36GK102184719SQ20111011223
公开日2011年9月14日 申请日期2011年4月25日 优先权日2010年12月16日
发明者杨欲忠, 林致颖, 苏国彰, 陈勇志 申请人:友达光电股份有限公司