专利名称：栅极扫描器驱动电路及其移位寄存器的制作方法
技术领域：
本发明涉及一种移位寄存器，尤指涉及一种用于栅极扫描器驱动电路中的移位寄存器。
背景技术：
图1为现有技术显示面板100的示意图。显示面板100包含栅极扫描器驱动电路102及像素阵列112。栅极扫描器驱动电路102包含多级移位寄存器。每一级移位寄存器通过各别的扫描线110，按顺序输出各别的栅极信号至像素阵列112。图2为图1栅极扫描器驱动电路102的时序图。图2以图1的第N_1级移位寄存器104、第N级移位寄存器106及第N+1级移位寄存器108为例，以方便说明。图2的横轴为时间t，纵轴为电压值，从上至下为第二时钟信号XCK、第一时钟信号CK、第N-1级移位寄存器104输出的栅极信号Gn-1、第N级移位寄存器106输出的栅极信号Gn及第N+1级移位寄存器108输出的栅极信号Gn+Ι。于Tl时段，第二时钟信号XCK由低电位上升至高电位，第N-1级移位寄存器104根据第二时钟信号XCK的电位输出高电位栅极信号Gn-1 ;于T2时段，第一时钟信号CK由低电位上升至高电位,第N级移位寄存器106根据第一时钟信号CK的电位输出高电位栅极信号Gn ；TT3时段，第二时钟信号XCK再次由低电位上升至高电位，第Ν+1级移位寄存器108根据第二时钟信号XCK的电位输出高电位栅极信号Gn+Ι。也即，栅极扫描器驱动电路102中相邻的移位寄存器中，接收第二时钟信号XCK及第一时钟信号CK的输入节点的位置需交错对调以输出各别的栅极信号，且第N+1级移位寄存器输出的栅极信号Gn+Ι在时序上紧接着第N级移位寄存器输出的栅极信号Gn，即栅极信号Gn+Ι是栅极信号Gn位移一次的波形。若要使栅极信号Gn与栅极信号Gn+Ι相隔半个第一时钟信号CK周期的时间，也就是栅极信号Gn+Ι是栅极信号Gn移位两次的波形，则必须将第N级移位寄存器106的电路重复布局两次，以达到位移两次的结果。若要使相邻的每一级移位寄存器输出的栅极信号都相隔半个第一时钟信号CK周期的时间，则每一级移位寄存器都要布局两组重复的电路，如此会增加栅极扫描器驱动电路102中的移位寄存器内部的元件数量及所需要的布局空间，不符合当今要缩小显示面板边框的趋势。
发明内容
本发明的一实施例揭示一种栅极扫描器驱动电路。该栅极扫描器驱动电路包含第N级移位寄存器及第N+1级移位寄存器。该第N级移位寄存器包含上拉单元、驱动单元、第一下拉单元、第二下拉单元及第三下拉单元。该第N+1级移位寄存器包含上拉单元、驱动单元、第一下拉单元、第二下拉单元及第三下拉单元。本发明的另一实施例揭示一种第N级移位寄存器。该第N级移位寄存器包含上拉单元、驱动单元、第一下拉单元、第二下拉单元及第三下拉单元。该上拉单元用以根据第一时钟信号、第二时钟信号及起始信号提供第一上拉信号。该驱动单元用以根据该第一上拉信号提供驱动信号，及根据该第一时钟信号及该驱动信号提供栅极信号。该第一下拉单元用以根据该第一时钟信号下拉该第一上拉信号。该第二下拉单元用以根据第二上拉信号，下拉该驱动信号。该第三下拉单元用以根据该第二时钟信号，下拉该栅极信号。本发明实施例揭示的每一级移位寄存器不需布局两组重复的电路，即可输出前一级移位寄存器的栅极信号移位两次后的栅极信号，可减少移位寄存器内部的元件数量及所需要的布局空间。另外，本发明实施例提供的栅极扫描器驱动电路中的相邻两级的移位寄存器耦接第一时钟信号CK及第二时钟信号XCK的输入节点的位置不需对调，可简化时钟信号的设计。
图1为现有技术显示面板的示意图；图2为图1栅极扫描器驱动电路的时序图；图3为本发明一实施例说明栅极扫描器驱动电路的示意图；图4为本发明一实施例说明图3的移位寄存器的不意图；图5为本发明一实施例说明图4移位寄存器动作的时序图；图6为本发明一实施例说明图3栅极扫描器驱动电路的时序图；图7为本发明另一实施例说明图3栅极扫描器驱动电路的时序图；图8为本发明另一实施例说明移位寄存器的不意图；图9为本发明一 实施例说明图8的移位寄存器动作的时序图。附图标记100:显示面板102:栅极扫描器驱动电路112:像素阵列110:扫描线104:第N-1级移位寄存器106、306:第N级移位寄存器108,308:第N+1级移位寄存器402、412:上拉单元404,414:驱动单元406、416:第一下拉单元408,418:第二下拉单元410、420:第三下拉单元SP:起始信号Pn:第一上拉信号Qn:第一驱动信号Pn+1:第二上拉信号Qn+1:第二驱动信号Pn+2:第三上拉信号Pn+3:第N+3级上拉信号Pn+4:第N+4级上拉信号Gn-1:第N-1级栅极信号Gn:第N级栅极信号Gn+1:第N+1级栅极/[目号Gn+2:第N+2级栅极/[目号Gn+3:第N+3级棚极/[目号Gn+4:第N+4级棚极/[目号Nn、Nn+l:节点VSS:低电位CK:第一时钟信号XCK:第二时钟信号t:时间Tl至T4:时段Ml至M14:晶体管Cl至C4:电容
具体实施方式
图3为本发明一实施例说明栅极扫描器驱动电路302的示意图。栅极扫描器驱动电路302包含多级移位寄存器。图4为本发明一实施例说明图3的移位寄存器的示意图。在图4中以图3的第N级移位寄存器306及第N+1级移位寄存器308为例以方便说明。图4实施例中所有的晶体管可为N型薄膜晶体管(TFT)。第N级移位寄存器306包含上拉单元402、驱动单元404、第一下拉单元406、第二下拉单元408及第三下拉单元410。上拉单元402用以根据第一时钟信号CK、第二时钟信号XCK及起始信号SP，提供第一上拉信号Pn。起始信号SP可为来自第N-1级移位寄存器的栅极信号，或由显示面板系统提供。第一上拉信号Pn可为第N级移位寄存器306的上拉信号。驱动单元404用以根据第一上拉信号Pn提供第一驱动信号Qn，及用以根据第一时钟信号CK及第一驱动信号Qn,提供第一栅极信号Gn。第一驱动信号Qn可为第N级移位寄存器306的驱动信号,第一栅极信号Gn可为第N级移位寄存器306的栅极信号。第一下拉单元406用以根据第一时钟信号CK下拉第一上拉信号Pn。第二下拉单元408用以根据第二上拉信号Pn+1下拉第一驱动信号Qn。第二上拉信号Pn+1可为第N+1级移位寄存器308的上拉信号。第三下拉单元410用以根据第二时钟信号XCK，下拉第一栅极信号Gn。第一时钟信号CK及第二时钟信号XCK可为反相的频率信号。第N级移位寄存器306的上拉单元402包含第一晶体管Ml、第二晶体管M2及第一电容Cl。第一下拉单元406包含第三晶体管M3。驱动单元404包含第四晶体管M4、第五晶体管M5及第二电容C2。第三下拉单元410包含第六晶体管M6。第二下拉单元408包含第七晶体管M7。第一晶体管Ml具有用以接收第一时钟信号CK的控制端，用以接收起始信号SP的第一端，及第二端。第二晶体管M2具有耦接于第一晶体管Ml的第二端的控制端，用以接收第二时钟信号XCK的第一端，及用以提供第一上拉信号Pn的第二端。第三晶体管M3，具有用以接收第一时钟信号CK的控制端，耦接于第二晶体管M2的第二端的第一端，及用以接收低电位VSS的第二端。第四晶体管M4，具有耦接于第二晶体管M2的第二端的控制端，耦接于第四晶体管M4的控制端的第一端，及用以提供第一驱动信号Qn的第二端。第五晶体管M5，具有耦接于第四晶体管M4的第二端的控制端，用以接收第一时钟信号CK的第一端，及用以提供第一栅极信号Gn的第二端。第六晶体管M6，具有用以接收第二时钟信号XCK的控制端，耦接于第五晶体管M5的第二端的第一端，及耦接于第三晶体管M3的第二端的第二端。第七晶体管M7，具有用以接收第二上拉信号Pn+1的控制端，耦接于第五晶体管M5的控制端的第一端，及耦接于第三晶体管M3的第二端的第二端。第一电容Cl耦接于第一晶体管Ml的第二端及第二晶体管M2的第二端之间。第二电容C2耦接于第五晶体管M5的控制端及第二端之间。第N+1级移位寄存器308包含上拉单元412、驱动单元414、第一下拉单元416、第二下拉单元418及第三下拉单元420。上拉单元412用以根据第一时钟信号CK、第二时钟信号XCK及第一栅极信号Gn，提供第二上拉信号Pn+1。驱动单元414用以根据第二上拉信号Pn+1提供第二驱动信号Qn+Ι，及用以根据第一时钟信号CK及第二驱动信号Qn+Ι，提供第二栅极信号Gn+Ι。第二驱动信号Qn+Ι可为第N+1级移位寄存器308的驱动信号，第二栅极信号Gn+Ι可为第N+1级移位寄存器308的栅极信号。第一下拉单元416用以根据第一时钟信号CK下拉第二上拉信号Pn+1。第二下拉单元418用以根据第三上拉信号Pn+2下拉第二驱动信号Qn+1。第三上拉信号Pn+2可为第N+2级移位寄存器的上拉信号。第三下拉单元420用以根据第二时钟信号XCK，下拉第二栅极信号Gn+Ι。第N+1级移位寄存器308的上拉单元412包含第八晶体管M8、第九晶体管M9及第三电容C3。第一下拉单元416包含第十晶体管M10。驱动单元414包含第十一晶体管Mil、第十二晶体管M12及第四电容C4。第三下拉单元420包含第十三晶体管M13。第二下拉单元418包含第十四晶体管M14。第八晶体管M8具有用以接收第一时钟信号CK的控制端，用以接收第一栅极信号Gn的第一端，及第二端。第九晶体管M9具有耦接于第八晶体管M8的第二端的控制端，用以接收第二时钟信号XCK的第一端，及用以提供第二上拉信号Pn+1的第二端。第十晶体管M10，具有用以接收第一时钟信号CK的控制端，耦接于第九晶体管M9的第二端的第一端，及用以接收低电位VSS的第二端。第十一晶体管M11，具有耦接于第九晶体管M9的第二端的控制端，耦接于第十一晶体管Mll的控制端的第一端，及用以提供第二驱动信号Qn+Ι的第二端。第十二晶体管M12，具有耦接于第十一晶体管Mll的第二端的控制端，用以接收第一时钟信号CK的第一端，及用以提供第二栅极信号Gn+Ι的第二端。第十三晶体管M13，具有用以接收第二时钟信号XCK的控制端，耦接于第十二晶体管M12的第二端的第一端，及耦接于第十晶体管MlO的第二端的第二端。第十四晶体管M14，具有用以接收第三上拉信号Pn+2的控制端，耦接于第第十二晶体管M12的控制端的第一端，及耦接于第十晶体管MlO的第二端的第二端。第三电容C3耦接于第八晶体管M8的第二端及第九晶体管M9的第二端之间。第四电容C4耦接于第十二晶体管M12的控制端及第二端之间。图5为本发明一实施例说明图4移位寄存器动作的时序图。图5的横轴为时间t，从上至下为第一时钟信号CK、第二时钟信号XCK、起始信号SP、节点Nn的信号、第一上拉信号Pn、第一驱动信号Qn、第二上拉信号Pn+1及第一栅极信号Gn。第N级移位寄存器306的动作如下所述。于Tl时段，起始信号SP及第一时钟信号CK由低电位切换至高电位，使第一晶体管Ml导通，将起始信号SP的高电位储存到第一电容Cl的节点Nn。于T2时段，第一时钟信号CK由高电位切换至低电位，第二时钟信号XCK由低电位切换至高电位，节点Nn因为第一电容Cl的耦合作用，上升至更高电位，使第二晶体管M2导通并且上拉第一上拉信号Pn至第二时钟信号XCK的高电位。同时第四晶体管M4导通，将第二电容C2上的第一驱动信号Qn上拉至第一上拉信号Pn的高电位。于T3时段，第一时钟信号CK由低电位切换至高电位，第二时钟信号XCK由高电位切换至低电位，此时第一时钟信号CK使第三晶体管M3导通以下拉第一上拉信号Pn，因此第一上拉信号Pn的低电位使第四晶体管M4截止，第一驱动信号Qn因为第二电容C2的耦合作用，上升至更高电位，使第五晶体管M5导通并且上拉第一栅极信号Gn至第一时钟信号CK的高电位,并且输出至第N+1级移位寄存器308,作为第N+1级移位寄存器308的起始信号。于T4时段，第二时钟信号XCK由低电位切换至高电位，此时第二时钟信号XCK使第六晶体管M6导通以下拉第一栅极信号Gn。图5中，第一上拉信号Pn为起始信号SP移位一次的波形，第一栅极信号Gn为起始信号SP移位两次的波形。于T4时段，第二上拉信号Pn+1可由第N+1级移位寄存器308回馈至第N级移位寄存器306，导通第七晶体管M7以下拉第一驱动信号Qn。第N+1级移位寄存器308的动作按照上述的动作原理类推。从图5说明可知，图4的第N级移位寄存器306输出的第一栅极信号Gn是起始信号SP移位两次的波形，即第一栅极信号Gn是第N-1级移位寄存器输出的栅极信号经过移位两次的波形。同理，第N+1级移位寄存器308输出的第二栅极信号Gn+Ι是第N级移位寄存器306输出的第一栅极信号Gn经过移位两次的波形。也即相邻的每一级移位寄存器各别输出的栅极信号会相隔半个第一时钟信号CK周期的时间。图6为本发明一实施例说明图3栅极扫描器驱动电路302的时序图。图6的横轴为时间t，从上至下为起始信号SP、第一时钟信号CK、第二时钟信号XCK、第N级栅极信号Gn、第N+1级栅极信号Gn+Ι、第N+2级栅极信号Gn+2、第N+3级栅极信号Gn+3及第N+4级栅极信号Gn+4。按照图5的动作说明，栅极扫描器驱动电路302的第N级栅极信号Gn为起始信号SP移位两次的波形、第N+1级栅极信号Gn+Ι为第N级栅极信号Gn移位两次的波形、第N+2级栅极信号Gn+2为第N+1级栅极信号Gn+Ι移位两次的波形、第N+3级栅极信号Gn+3为第N+2级栅极信号Gn+2移位两次的波形、第N+4级栅极信号Gn+4为第N+3级栅极信号Gn+3移位两次的波形。图7为本发明另一实施例说明图3栅极扫描器驱动电路302的时序图。图7的横轴为时间t，从上至下为起始信号SP、第一时钟信号CK、第二时钟信号XCK、第N级栅极信号Gn、第N+1级栅极信号Gn+Ι、第N+2级栅极信号Gn+2、第N+3级栅极信号Gn+3及第N+4级栅极信号Gn+4。图7与图6的差异为图7的起始信号SP为多次脉波，所以第N级栅极信号Gn、第N+1级栅极信号Gn+Ι、第N+2级栅极信号Gn+2、第N+3级栅极信号Gn+3及第N+4级栅极信号Gn+4都为多次脉波。第N级栅极信号Gn的每一脉波为起始信号SP的每一脉波移位两次的波形、第N+1级栅极信号Gn+Ι的每一脉波为第N级栅极信号Gn的每一脉波移位两次的波形、第N+2级栅极信号Gn+2的每一脉波为第N+1级栅极信号Gn+Ι的每一脉波移位两次的波形、第N+3级栅极信号Gn+3的每一脉波为第N+2级栅极信号Gn+2的每一脉波移位两次的波形、第N+4级栅极信号Gn+4的每一脉波为第N+3级栅极信号Gn+3的每一脉波移位两次的波形。图8为本发明另一实施例说明第N级移位寄存器806的示意图。第N级移位寄存器806的连接方式与图4所示的第N级移位寄存器306相同，不再赘述。差异在于图8中所有的晶体管可为P型薄膜晶体管(TFT)，及将图4中的低电位VSS更换为高电位VDD。图9为本发明一实施例说明图8的第N级移位寄存器动作的时序图。图9的横轴为时间t，从上至下为第一时钟信号CK、第二时钟信号XCK、起始信号SP、节点Nn的信号、第一上拉信号Pn、第一驱动信号Qn、第二上拉信号Pn+1及第一栅极信号Gn。第N级移位寄存器806的动作如下。于Tl时段，起始信号SP及第一时钟信号CK由高电位切换至低电位，使第一晶体管Ml导通，将起始信号SP的低电位储存到第一电容Cl的节点Nn。于T2时段，第一时钟信号CK由低电位切换至高电位，第二时钟信号XCK由高电位切换至低电位，节点Nn因为第一电容Cl的耦合作用，下降至更低电位，使第二晶体管M2导通并且将第二时钟信号XCK的低电位写入第一上拉信号Pn。同时因为第四晶体管M4为二极管接法，所以第四晶体管M4会导通,将第一上拉信号Pn的低电位写入第二电容C2上的第一驱动信号Qn。于T3时段，第一时钟信号CK由高电位切换至低电位，第二时钟信号XCK由低电位切换至高电位，此时第一时钟信号CK使第三晶体管M3导通以上拉第一上拉信号Pn至高电位，第一上拉信号Pn的高电位使第四晶体管M4截止，第一驱动信号Qn则因为第二电容C2的耦合作用，下降至更低电位，使第五晶体管M5导通并且将第一时钟信号CK的低电位写入第一栅极信号Gn。于T4时段，第二时钟信号XCK由高电位切换至低电位，此时第二时钟信号XCK使第六晶体管Μ6导通以上拉第一栅极信号Gn。图9中，第一上拉信号Pn为起始信号SP移位一次的波形，第一栅极信号Gn为起始信号SP移位两次的波形。于T4时段，第二上拉信号Pn+1可由第N+1级移位寄存器回馈至第N级移位寄存器806，导通第七晶体管M7以上拉第一驱动信号Qn，因此第二上拉信号Pn+1不需由外部信号提供，可简化设计。其它级移位寄存器的动作按照上述的动作原理类推。综上所述，本发明实施例提供的栅极扫描器驱动电路中的每一级移位寄存器输出的栅极信号即是前一级移位寄存器的栅极信号移位两次的波形，所以每一级移位寄存器不需布局两组重复的电路，可减少移位寄存器内部的元件数量及所需要的布局空间。另外，本发明实施例提供的栅极扫描器驱动电路中的相邻两级的移位寄存器耦接第一时钟信号CK及第二时钟信号XCK的输入节点的位置不需对调，可简化时钟信号的设计。以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所作的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种移位寄存器，其特征在于，包含: 一第一晶体管，具有一用以接收一第一时钟信号的控制端，一用以接收一起始信号的第一端，及一第二端； 一第二晶体管，具有一耦接于该第一晶体管的第二端的控制端，一用以接收一第二时钟信号的第一端，及一用以提供一第一上拉信号的第二端； 一第三晶体管，具有一用以接收该第一时钟信号的控制端，一耦接于该第二晶体管的第二端的第一端，及一用以接收一低电位的第二端； 一第四晶体管，具有一耦接于该第二晶体管的第二端的控制端，一耦接于该第四晶体管的控制端的第一端，及一用以提供一驱动信号的第二端； 一第五晶体管，具有一耦接于该第四晶体管的第二端的控制端，一用以接收该第一时钟信号的第一端，及一用以提供一栅极信号的第二端； 一第六晶体管，具有一用以接收该第二时钟信号的控制端，一耦接于该第五晶体管的第二端的第一端，及一耦接于该第三晶体管的第二端的第二端；及 一第七晶体管，具有一用以接收一第二上拉信号的控制端，一耦接于该第五晶体管的控制端的第一端，及一耦接于该第三晶体管的第二端的第二端。
2.根据权利要求1所述的移位寄存器，其特征在于，另包含: 一第一电容，耦接于该第一晶体管的第二端及该第二晶体管的第二端之间。
3.根据权利要求2所述的移位寄存器，其特征在于，另包含: 一第二电容，耦接于该第五晶体管的控制端及第二端之间。
4.根据权利要求1所述的移位寄存器，其特征在于，该第一时钟信号及该第二时钟信号为反相的频率信号。
5.一种栅极扫描器驱动电路，其特征在于，包含: 第N级移位寄存器，包含: 一第一晶体管，具有一用以接收一第一时钟信号的控制端，一用以接收一起始信号的笛._.雜 Jt7._ 笛——合坦兎觸，双弟.~- ； 一第二晶体管，具有一耦接于该第一晶体管的第二端的控制端，一用以接收一第二时钟信号的第一端，及一用以提供一第一上拉信号的第二端； 一第三晶体管，具有一用以接收该第一时钟信号的控制端，一耦接于该第二晶体管的第二端的第一端，及一用以接收一低电位的第二端； 一第四晶体管，具有一耦接于该第二晶体管的第二端的控制端，一耦接于该第四晶体管的控制端的第一端，及一用以提供一第一驱动信号的第二端； 一第五晶体管，具有一耦接于该第四晶体管的第二端的控制端，一用以接收该第一时钟信号的第一端，及一用以提供一第一栅极信号的第二端； 一第六晶体管，具有一用以接收该第二时钟信号的控制端，一耦接于该第五晶体管的第二端的第一端，及一耦接于该第三晶体管的第二端的第二端；及 一第七晶体管，具有一用以接收一第二上拉信号的控制端，一耦接于该第五晶体管的控制端的第一端，及一耦接于该第三晶体管的第二端的第二端；及第N+1级移位寄存器，包含: 一第八晶体管，具有一用以接收该第一时钟信号的控制端，一用以接收该第一栅极信号的第一端，及一第二端； 一第九晶体管，具有一耦接于该第八晶体管的第二端的控制端，一用以接收该第二时钟信号的第一端，及一用以提供该第二上拉信号的第二端； 一第十晶体管，具有一用以接收该第一时钟信号的控制端，一耦接于该第九晶体管的第二端的第一端，及一用以接收该低电位的第二端； 一第十一晶体管，具有一耦接于该第九晶体管的第二端的控制端，一耦接于该第十一晶体管的控制端的第一端，及一用以提供一第二驱动信号的第二端； 一第十二晶体管，具有一耦接于该第十一晶体管的第二端的控制端，一用以接收该第一时钟信号的第一端，及一用以提供一第二栅极信号的第二端； 一第十三晶体管，具有一用以接收该第二时钟信号的控制端，一耦接于该第十二晶体管的第二端的第一端，及一耦接于该第十晶体管的第二端的第二端；及 一第十四晶体管，具有一用以接收一第三上拉信号的控制端，一耦接于该第十二晶体管的控制端的第一端，及一耦接于该第十晶体管的第二端的第二端。
6.根据权利要求5所述的移位寄存器，其特征在于，该第N级移位寄存器另包含: 一第一电容，耦接于该第一晶体管的第二端及该第二晶体管的第二端之间；及 一第二电容，耦接于该第五晶体管的控制端及第二端之间。
7.根据权利要求5所述的移位寄存器，其特征在于，该第N+1级移位寄存器另包含: 一第三电容，耦接于该第八晶体管的第二端及该第九晶体管的第二端之间；及 一第四电容，耦接于该第 十二晶体管的控制端及第二端之间。
8.根据权利要求5所述的移位寄存器，其特征在于，该第一时钟信号及该第二时钟信号为反相的频率信号。
9.一移位寄存器,其特征在于,包含: 一上拉单元，用以根据一第一时钟信号、一第二时钟信号及一起始信号，提供一第一上拉信号；及 一驱动单元，用以根据该第一上拉信号，提供一驱动信号，及用以根据该第一时钟信号及该驱动信号，提供一栅极信号。
10.根据权利要求9所述的移位寄存器，其特征在于，另包含: 一第一下拉单元，用以根据该第一时钟信号，下拉该第一上拉信号； 一第二下拉单元，用以根据一第二上拉信号，下拉该驱动信号 '及 一第三下拉单元，用以根据该第二时钟信号，下拉该栅极信号。
11.根据权利要求10所述的移位寄存器，其特征在于，该上拉单元包含: 一第一晶体管，具有一用以接收该第一时钟信号的控制端，一用以接收该起始信号的笛._.雜 Jt7._ 笛——合坦兎觸，双弟.~- ; 一第二晶体管，具有一耦接于该第一晶体管的第二端的控制端，一用以接收该第二时钟信号的第一端，及一用以提供该第一上拉信号的第二端；及 一第一电容，耦接于该第一晶体管的第二端及该第二晶体管的第二端之间。
12.根据权利要求10所述的移位寄存器，其特征在于，该第一下拉单元包含: 一第三晶体管，具有一用以接收该第一时钟信号的控制端，一耦接于该上拉单元的第一端，及一用以接收一低电位的第二端。
13.根据权利要求10所述的移位寄存器，其特征在于，该驱动单元包含: 一第四晶体管，具有一耦接于该上拉单元的控制端，一耦接于该第四晶体管的控制端的第一端，及一用以提供该驱动信号的第二端；及 一第五晶体管，具有一耦接于该第四晶体管的第二端的控制端，一用以接收该第一时钟信号的第一端，及一用以提供该栅极信号的第二端；及 一第二电容，耦接于该第五晶体管的控制端及第二端之间。
14.根据权利要求10所述的移位寄存器，其特征在于，该第三下拉单元包含: 一第六晶体管，具有一用以接收该第二时钟信号的控制端，一耦接于该驱动单元的第一端，及一用以接收一低电位的第二端。
15.根据权利要求10所述的移位寄存器，其特征在于，该第二下拉单元包含: 一第七晶体管，具有一用以接收该第二上拉信号的控制端，一耦接于该驱动单元的第一端，及一用以接收一低电位的第二端。
16.根据权利要求10所述的移位寄存器，其特征在于，该第一时钟信号及该第二时钟信号为反相的频 率信号。
全文摘要
本发明提供一种栅极扫描器驱动电路及其移位寄存器第N级移位寄存器包含上拉单元、驱动单元、第一下拉单元、第二下拉单元及第三下拉单元。该上拉单元用以根据第一时钟信号、第二时钟信号及起始信号提供第一上拉信号。该驱动单元用以根据该第一上拉信号提供驱动信号，及根据该第一时钟信号及该驱动信号提供栅极信号。该第一下拉单元用以根据该第一时钟信号下拉该第一上拉信号。该第二下拉单元用以根据第二上拉信号，下拉该驱动信号。该第三下拉单元用以根据该第二时钟信号，下拉该栅极信号。
文档编号G09G3/32GK103150987SQ20121057069
公开日2013年6月12日 申请日期2012年12月25日 优先权日2012年11月1日
发明者刘立伟, 蔡宗廷 申请人:友达光电股份有限公司