一种驱动电路及其移位寄存器的制造方法
【专利摘要】本发明提供一种驱动电路及其移位寄存器。该驱动电路包括：第一晶体管，其第一端接收第（n-2）个栅极驱动信号，控制端接收第（n-2）个控制信号；第二晶体管，其第一端接收一高频时钟脉冲信号，第二端输出第n个控制信号，控制端电性耦接第一晶体管的第二端；第三晶体管，其第一端接收该高频时钟脉冲信号，第二端输出第n个栅极驱动信号；以及信号增强电路，接收第（n+2）个控制信号，通过增高公共节点的电压电位以加快第n个栅极驱动信号的下降速度。相比于现有技术，本发明可加速第n个栅极驱动信号的下降过程，使相应的晶体管快速关闭，从而减小电路功耗，避免出现功耗过高的情形以损坏控制电路板的电子组件。
【专利说明】一种驱动电路及其移位寄存器
【技术领域】
[0001]本发明涉及一种驱动电路,尤其涉及一种用于阵列基板行驱动(Gate driver OnArray, GOA)面板的驱动电路以及包含该驱动电路的移位寄存器。
【背景技术】
[0002]在薄膜晶体管液晶显不器(ThinFilm Transistor Liquid CrystalDisplay, TFT-1XD)中，每个像素具有一个薄膜晶体管(Thin Film Transistor, TFT),该薄膜晶体管的栅极电性连接至水平方向的扫描线，漏极电性连接至垂直方向的数据线，而源极电性连接至一像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，从而将数据线的视讯信号电压写入像素，进而控制不同液晶的透光度以达到控制色彩的效果O
[0003]当前，现有的很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driver On Array, G0A)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。
[0004]然而，GOA技术需要有高压差的频率讯号输入至玻璃基板内，此时的寄生电容比传统的栅极驱动IC大许多，因此将栅极驱动电路整合在玻璃基板上的技术往往会使整体的功率消耗上升。尤其地，在大尺寸的LCD产品上，若不采取有效的防护措施，则很可能会因为功耗过高导致控制电路板上的组件烧毁。此外，对于便携式的笔记本电脑来说，功耗过高将会缩短续航时间，给用户使用带来诸多不便。
[0005]有鉴于此，如何降低GOA面板中的驱动电路的功率消耗，延长控制电路板上的组件的使用寿命，提升产品的可靠性，是业内相关技术人员亟待解决的一项课题。
【发明内容】
[0006]针对现有技术中的GOA面板在设计时存在的上述缺陷，本发明提供一种新颖的驱动电路以及包含该驱动电路的移位寄存器。
[0007]依据本发明的一个方面，提供了一种驱动电路，适于一阵列基板行驱动面板，该驱动电路包括:
[0008]一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端接收第(n-2)个栅极驱动信号，所述第一晶体管的控制端接收第(n-2)个控制信号；
[0009]一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端接收一高频时钟脉冲信号，所述第二晶体管的第二端输出第η个控制信号，所述第二晶体管的控制端电性耦接所述第一晶体管的第二端；
[0010]一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收所述高频时钟脉冲信号，所述第三晶体管的第二端输出第η个栅极驱动信号，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端；以及
[0011]一信号增强电路，电性耦接至所述第一晶体管的第二端、所述第二晶体管的控制端及所述第三晶体管的控制端从而形成一公共节点，所述信号增强电路接收第(η+2)个控制信号，通过增高所述公共节点的电压电位以加快第η个栅极驱动信号的下降速度。
[0012]在其中的一实施例中，该信号增强电路包括一第四晶体管。第四晶体管的控制端用于接收第(η+2)个控制信号，且所述第四晶体管的第二端电性耦接至所述公共节点。
[0013]在其中的一实施例中，第四晶体管的第一端与控制端彼此电性连接。
[0014]在其中的一实施例中，第四晶体管的第一端接收第(η+2)个栅极驱动信号。
[0015]在其中的一实施例中，第四晶体管的第一端电性连接至一阈值电压，所述阈值电压为高逻辑电位。
[0016]在其中的一实施例中，当第四晶体管接收第(η+2)个控制信号时，第四晶体管处于开通状态。
[0017]依据本发明的又一个方面，提供了一种移位寄存器，适于一阵列基板行驱动面板，该移位寄存器包括:
[0018]一第一上拉单元，用以接收第(η+2)个控制信号，并输出第η个驱动信号；
[0019]一第二上拉单元，用以接收第(n-2)个栅极驱动信号以及第(n-2)个控制信号，所述第二上拉单元的输出端电性连接至所述第一上拉单元的输出端；
[0020]一驱动电路，用以接收一高频时钟脉冲信号以及所述第η个驱动信号，并且输出第η个栅极驱动信号；
[0021]一第一下拉单元，接收第一低频时钟脉冲信号、所述第η个驱动信号、所述第η个栅极驱动信号；以及
[0022]一第二下拉单元，接收第二低频时钟脉冲信号、所述第η个驱动信号、所述第η个栅极驱动信号，
[0023]其中所述移位寄存器通过增高第η个驱动信号的电压电位以加快第η个栅极驱动信号的下降速度。
[0024]在其中的一实施例中，所述第一下拉单元和所述第二下拉单元均包括级联的下拉控制电路和下拉电路，其中，所述下拉控制电路接收低频时钟脉冲信号以及所述第η个驱动信号，所述下拉电路接收所述第η个栅极驱动信号。
[0025]在其中的一实施例中，第一上拉单元还接收第(η+2)个栅极驱动信号。
[0026]在其中的一实施例中，所述第一上拉单元还接收一阈值电压，所述阈值电压为高逻辑电位。
[0027]采用本发明的驱动电路及其移位寄存器，第一晶体管的第一端和控制端分别接收第(n-2)个栅极驱动信号和第(n-2)个控制信号，第二晶体管的第一端接收一高频时钟脉冲信号且第二端输出第η个控制信号，第三晶体管的第一端接收该高频时钟脉冲信号且第二端输出第η个栅极驱动信号，并且信号增强电路电性耦接至第一晶体管、第二晶体管和第三晶体管以形成一公共节点，通过增高该公共节点的电压电位可加快第η个栅极驱动信号的下降速度，降低该第η个栅极驱动信号的漏电情形。相比于现有技术，本发明可增高第η个驱动信号的电压电位，进而加快第η个栅极驱动信号的下降速度，使得相应的晶体管快速关闭，从而减小电路功耗，避免出现功耗过高的情形以损坏控制电路板的电子组件。
【专利附图】
【附图说明】
[0028]读者在参照附图阅读了本发明的【具体实施方式】以后，将会更清楚地了解本发明的各个方面。其中，
[0029]图1示出依据本发明的一实施方式的驱动电路示意图；
[0030]图2示出依据本发明的另一实施方式的驱动电路示意图；
[0031]图3示出依据本发明的又一实施方式的驱动电路示意图；
[0032]图4A示出依据本发明一实施方式的移位寄存器的结构框图；
[0033]图4B示出图4A的移位寄存器的示意性的电路结构示意图；
[0034]图5A示出依据本发明另一实施方式的移位寄存器结构框图；
[0035]图5B不出图5A的移位寄存器的不意性的电路结构不意图；
[0036]图6A示出依据本发明再一实施方式的移位寄存器结构框图；以及
[0037]图6B示出图6A的移位寄存器的示意性的电路结构示意图。
【具体实施方式】
[0038]为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
[0039]下面参照附图，对本发明各个方面的【具体实施方式】作进一步的详细描述。
[0040]图1示出依据本发明的一实施方式的驱动电路示意图。参照图1，在该实施例中，适于阵列基板行驱动(Gate driver On Array, GOA)面板的驱动电路I包括一第一晶体管T1、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4和一信号增强电路IOI。例如，第一晶体管Tl至第四晶体管T4均为薄膜晶体管(Thin Film Transistor，TFT)，则晶体管的控制端对应薄膜晶体管的栅极，晶体管的第一端对应薄膜晶体管的漏极，晶体管的第二端对应薄膜晶体管的源极。
[0041]第一晶体管Tl具有控制端、第一端与第二端，第一晶体管Tl的第一端接收第(n-2)个栅极驱动信号G(n-2)。第一晶体管Tl的控制端接收第(n_2)个控制信号ST (n_2)。此外，第一晶体管Tl的第二端与第三晶体管T3的第二端之间还包括一电容C。
[0042]第二晶体管T2具有控制端、第一端与第二端。第二晶体管T2的第一端接收一高频时钟脉冲信号HCl。第二晶体管T2的第二端输出第η个控制信号ST (η)。第二晶体管Τ2的控制端电性耦接第一晶体管Tl的第二端，如图1所示，第二晶体管Τ2的控制端与第一晶体管Tl的第二端相连形成一公共节点P。
[0043]第三晶体管Τ3具有控制端、第一端与第二端。第三晶体管Τ3的第一端也接收上述高频时钟脉冲信号HCl。第三晶体管Τ3的第二端输出第η个栅极驱动信号G (η)。第三晶体管Τ3的控制端电性耦接至第一晶体管Tl的第二端，也就是说，第三晶体管Τ3的控制端施加的驱动信号与第二晶体管Τ2的控制端施加的驱动信号是一致的。当第二晶体管Τ2开通时，第三晶体管Τ3也处于开通状态；当第二晶体管Τ2关断时，第三晶体管Τ3也处于关断状态。
[0044]需要特别指出的是，本发明的驱动电路还包括一信号增强电路101。该信号增强电路101电性耦接至第一晶体管Tl的第二端、第二晶体管T2的控制端及第三晶体管T3的控制端，亦即，第一晶体管、第二晶体管和第三晶体管彼此相连接的端子形成一公共节点P。该信号增强电路101接收第(η+2)个控制信号ST (η+2)，通过增高公共节点P的电压电位以加快第η个栅极驱动信号G(n)的下降速度，从而降低该栅极驱动信号的漏电情形。
[0045]在一具体实施例中，信号增强电路101包括一第四晶体管T4。该第四晶体管T4具有控制端、第一端与第二端。其中，第四晶体管T4的控制端用于接收第(η+2)个控制信号ST (η+2)，并且第二端电性耦接至公共节点P。较佳地，第四晶体管Τ4的第一端与控制端彼此电性连接，如图1所示，在第(η+2)个控制信号ST(n+2)的作用下，第四晶体管T4开通，从而使第η个驱动信号Q (η)的电压电位在第三阶段有所提升。
[0046]图2示出依据本发明的另一实施方式的驱动电路示意图。参照图2，在该实施例中，适于阵列基板行驱动(Gate driver On Array, GOA)面板的驱动电路I包括一第一晶体管Tl、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4和一信号增强电路103。其中，图2中的第一晶体管Tl至第四晶体管T4之间的电连接关系与上述图1中的第一晶体管Tl至第四晶体管T4之间的电连接关系相同或相似，为描述方便起见，此处不再赘述。
[0047]将图2与图1进行比较，第四晶体管T4的控制端用于接收第(η+2)个控制信号ST (η+2)，第四晶体管Τ4的第二端电性耦接至公共节点P。然而，在图2的实施例中，第四晶体管Τ4的第一端用于接收第(η+2)个栅极驱动信号G(n+2)，而并非用于接收第(η+2)个控制信号ST (η+2)。亦即，在图1的实施例中，第四晶体管Τ4的控制端与第一端彼此电性连接；在图2的实施例中，第四晶体管Τ4的控制端与第一端是彼此电性隔离的。
[0048]图3示出依据本发明的又一实施方式的驱动电路示意图。参照图3，在该实施例中，适于阵列基板行驱动(Gate driver On Array, GOA)面板的驱动电路I包括一第一晶体管Tl、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4和一信号增强电路105。其中，图3中的第一晶体管Tl至第四晶体管T4之间的电连接关系与上述图1中的第一晶体管Tl至第四晶体管T4之间的电连接关系相同或相似，为描述方便起见，此处不再赘述。
[0049]将图3与图1进行比较，二者之间的主要区别是在于，图3中的第四晶体管T4的第一端电性连接至一阈值电压VGH,该阈值电压为高逻辑电位。如此一来,在第(η+2)个控制信号ST(η+2)的作用下，第四晶体管Τ4开通，从而使第η个驱动信号Q(n)的电压电位等于该阈值电压VGH的电压值。
[0050]图4A示出依据本发明一实施方式的移位寄存器的结构框图，图4B示出图4A的移位寄存器的不意性的电路结构不意图。
[0051]参照图4A,在该实施例中，适于一阵列基板行驱动(Gate driver On Array, GOA)面板的移位寄存器包括一第一上拉单兀21、一第二上拉单兀23、一驱动电路25、一第一下拉单元和一第二下拉单元。较佳地，第一下拉单元包括级联的下拉控制电路271和下拉电路272。第二下拉单元包括级联的下拉控制电路291和下拉电路292。相应地，用于实现该移位寄存器的电路架构如图4B所示。从图4B可知，该移位寄存器包括了如图1所示的驱动电路，该驱动电路包括第一晶体管Tl、第二晶体管T2、第三晶体管T3和第四晶体管T4。
[0052]具体来说，第一上拉单元21用以接收第(η+2)个控制信号ST (η+2)，并输出第η个驱动信号Q(n)。第二上拉单元23用以接收第(n-2)个栅极驱动信号G(n-2)以及第(n_2)个控制信号ST(n-2)。第二上拉单元23的输出端电性连接至第一上拉单元21的输出端。驱动电路25电性耦接至第一上拉单元21、第二上拉单元23、辅助下拉电路26、第一下拉单元和第二下拉单元。驱动电路25用以接收一高频时钟脉冲信号HC以及第η个驱动信号Q (η)，并且输出第η个栅极驱动信号G (η)。此外，辅助下拉电路26还接收第(η+4)个栅极驱动信号G(n+4)，且其中的一输出端电连接至驱动电路25，另一输出端电连接至第一下拉单元的输出端和第二下拉单元的输出端。
[0053]第一下拉单元接收第一低频时钟脉冲信号LCl、第η个驱动信号Q (η)、第η个栅极驱动信号G(n)。具体地，第一下拉单元包括位于前级的下拉控制电路271以及位于后级的下拉电路272，该下拉控制电路271接收低频时钟脉冲信号LCl以及第η个驱动信号Q(n)，并输出一第一控制信号P (η)。下拉电路272接收该第一控制信号P (η)和第η个栅极驱动信号G(n)，并输出经下拉处理后的第η个驱动信号Q(n)。第二下拉单元包括位于前级的下拉控制电路291以及位于后级的下拉电路292，该下拉控制电路291接收低频时钟脉冲信号LC2以及第η个驱动信号Q (η),并输出一第二控制信号K (η)。下拉电路292接收该第二控制信号Κ(η)和第η个栅极驱动信号G(n)，并输出经下拉处理后的第η个驱动信号Q(n)。由上述描述可知，移位寄存器可通过增高第η个驱动信号Q (η)的电压电位从而加快第η个栅极驱动信号G(n)的下降速度。
[0054]图5A示出依据本发明另一实施方式的移位寄存器结构框图，图5B示出图5A的移位寄存器的不意性的电路结构不意图。
[0055]参照图5A,在该实施例中，适于一阵列基板行驱动(Gate driver On Array, GOA)面板的移位寄存器包括一第一上拉单兀21、一第二上拉单兀23、一驱动电路25、一第一下拉单元和一第二下拉单元。较佳地，第一下拉单元包括级联的下拉控制电路271和下拉电路272。第二下拉单元包括级联的下拉控制电路291和下拉电路292。相应地，用于实现该移位寄存器的电路架构如图5B所示。本领域的技术人员应当理解，图5A中的上拉单元21和23、下拉控制电路271和291、下拉电路272和292、驱动电路25以及辅助下拉电路26之间的电连接关系与上述图4A中的上拉单元21和23、下拉控制电路271和291、下拉电路272和292、驱动电路25以及辅助下拉电路26之间的电连接关系相同或相似，为描述方便起见，此处不再赘述。
[0056]将图5A与图4A进行比较，图5A的第一上拉单元21接收两路输入信号，即，接收第(η+2)个控制信号ST (η+2)以及接收第(η+2)个栅极驱动信号G(n+2)。而在图4A中，第一上拉单元21仅接收第(η+2)个控制信号ST (η+2)。更具体地，第四晶体管Τ4的控制端接收第(η+2)个控制信号ST (η+2)，且第四晶体管Τ4的第一端接收第(η+2)个栅极驱动信号G (η+2)。
[0057]图6Α示出依据本发明再一实施方式的移位寄存器结构框图，图6Β示出图6Α的移位寄存器的不意性的电路结构不意图。
[0058]类似地，图6Α的移位寄存器的结构与图5Α的移位寄存器的结构基本相同，均包括一第一上拉单元21、一第二上拉单元23、一驱动电路25、一第一下拉单元和一第二下拉单元。用于实现图6Α的移位寄存器的电路架构如图6Β所示。
[0059]结合图6Α和图5Α、图6Β和图5Β，其主要区别是在于，图6Α的第一上拉单元21接收两路输入信号，即，接收第(η+2)个控制信号ST (η+2)以及接收具有高逻辑电位的一阈值电压VGH。如此一来，在第(η+2)个控制信号ST (η+2)的作用下，第四晶体管Τ4开通，从而使第η个驱动信号Q(n)的电压电位等于该阈值电压VGH的电压值。
[0060]采用本发明的驱动电路及其移位寄存器，第一晶体管的第一端和控制端分别接收第(n-2)个栅极驱动信号和第(n-2)个控制信号，第二晶体管的第一端接收一高频时钟脉冲信号且第二端输出第η个控制信号，第三晶体管的第一端接收该高频时钟脉冲信号且第二端输出第η个栅极驱动信号，并且信号增强电路电性耦接至第一晶体管、第二晶体管和第三晶体管以形成一公共节点，通过增高该公共节点的电压电位可加快第η个栅极驱动信号的下降速度，降低该第η个栅极驱动信号的漏电情形。相比于现有技术，本发明可增高第η个驱动信号的电压电位，进而加快第η个栅极驱动信号的下降速度，使得相应的晶体管快速关闭，从而减小电路功耗，避免出现功耗过高的情形以损坏控制电路板的电子组件。
[0061]上文中，参照附图描述了本发明的【具体实施方式】。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的【具体实施方式】作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
【权利要求】
1.一种驱动电路，适于一阵列基板行驱动面板，其特征在于，所述驱动电路包括: 一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端接收第(n-2)个栅极驱动信号，所述第一晶体管的控制端接收第(n-2)个控制信号； 一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端接收一高频时钟脉冲信号，所述第二晶体管的第二端输出第η个控制信号，所述第二晶体管的控制端电性耦接所述第一晶体管的第二端； 一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收所述高频时钟脉冲信号，所述第三晶体管的第二端输出第η个栅极驱动信号，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端；以及 一信号增强电路，电性耦接至所述第一晶体管的第二端、所述第二晶体管的控制端及所述第三晶体管的控制端从而形成一公共节点，所述信号增强电路接收第(η+2)个控制信号，通过增高所述公共节点的电压电位以加快第η个栅极驱动信号的下降速度。
2.根据权利要求1所述的驱动电路，其特征在于，所述信号增强电路包括一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端用于接收第(η+2)个控制信号，且所述第四晶体管的第二端电性耦接至所述公共节点。
3.根据权利要求2所述的驱动电路，其特征在于，所述第四晶体管的第一端与控制端彼此电性连接。
4.根据权利要求2所述的驱动电路，其特征在于，所述第四晶体管的第一端接收第(η+2)个栅极驱动信号。
5.根据权利要求2所述的驱动电路，其特征在于，所述第四晶体管的第一端电性连接至一阈值电压，所述阈值电压为高逻辑电位。
6.根据权利要求2所述的驱动电路，其特征在于，当所述第四晶体管接收第(η+2)个控制信号时，所述第四晶体管处于开通状态。
7.—种移位寄存器，适于一阵列基板行驱动面板，其特征在于，所述移位寄存器包括: 一第一上拉单元，用以接收第(η+2)个控制信号，并输出第η个驱动信号； 一第二上拉单元，用以接收第(n-2)个栅极驱动信号以及第(n-2)个控制信号，所述第二上拉单元的输出端电性连接至所述第一上拉单元的输出端； 一驱动电路，用以接收一高频时钟脉冲信号以及所述第η个驱动信号，并且输出第η个栅极驱动信号； 一第一下拉单元，接收第一低频时钟脉冲信号、所述第η个驱动信号、所述第η个栅极驱动信号；以及 一第二下拉单元，接收第二低频时钟脉冲信号、所述第η个驱动信号、所述第η个栅极驱动信号， 其中所述移位寄存器通过增高第η个驱动信号的电压电位以加快第η个栅极驱动信号的下降速度。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第一下拉单元和所述第二下拉单元均包括级联的下拉控制电路和下拉电路，其中，所述下拉控制电路接收低频时钟脉冲信号以及所述第η个驱动信号，所述下拉电路接收所述第η个栅极驱动信号。
9.根据权利要`求7所述的移位寄存器，其特征在于，所述第一上拉单元还接收第(η+2)个栅极驱动信号。
10.根据权利要求7所述 的移位寄存器，其特征在于，所述第一上拉单元还接收一阈值电压，所述阈值电压为高逻辑电位。
【文档编号】G09G3/36GK103606359SQ201310597919
【公开日】2014年2月26日 申请日期:2013年11月21日 优先权日:2013年11月21日
【发明者】陈嘉亨, 林炜力, 董哲维 申请人:友达光电股份有限公司