移位寄存器单元及其驱动方法、移位寄存器、显示装置制造方法
【专利摘要】本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器、显示装置，该移位寄存器单元包括第一电容、输入缓冲模块、上拉模块、复位控制模块、下拉模块以及下拉强化模块；该输入缓冲模块用于在信号输入缓冲阶段为第一电容进行预充电；该上拉模块用于在信号输出阶段控制信号输出端输出驱动信号；该复位控制模块用于在复位阶段控制下拉模块处于截止状态；该下拉模块用于在第一放噪阶段控制信号输出端的电位降低以及为该第一电容放电；该下拉强化模块用于在第二放噪阶段协同下拉模块控制信号输出端的电位持续降低以及为该第一电容持续放电。本发明能够减少移位寄存器输出信号中的噪声，提高移位寄存器的可靠性。
【专利说明】移位寄存器单元及其驱动方法、移位寄存器、显示装置
【技术领域】
[0001]本发明涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器、显示装置。
【背景技术】
[0002]液晶显示面板采用MX N点排列的逐行扫描矩阵显示。TFT-1XD (Thin Fi ImTransistor-Liquid Crystal Display,薄膜晶体管液晶显示装置)驱动器主要包括栅极驱动器和数据驱动器，其中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。
[0003]移位寄存器常用于液晶显示面板的栅极驱动器中，每一个栅线与移位寄存器的一个级电路单元对接。通过栅级驱动电路输出栅级输入信号，逐行进行扫描各像素。栅级驱动电路可以以柔性基板上的芯片技术(Chip on Array，C0F)或者玻璃基板上的芯片技术(Chip on Glass, COG)的封装方式设置在显示面板中，也可以用TFT构成集成电路单元形成在显示面板中。对于液晶显示面板,栅极驱动器集成在玻璃基板上(Gate on Array,GOA)设计可以使得产品成本下降，也可以减去一道工序，提高产能。
[0004]现有的移位寄存器单元中典型的结构如图1所示，图2为图1所示的移位寄存器单元的工作时序图，它的工作原理如下:
[0005]在第一阶段，信号输入端Input为高电平信号，信号输入端接收的信号为上一级移位寄存器的输出信号，使得Ml’管导通；第一时钟信号输入端CLKl为低电位时,输入端的高电位信号给Cl’电容进行充电，使得第一节点PU节点的电位被拉高，同时M5’，M6’管打开，通过设计M5’与M6’的比例，使得这个时刻H)的电位为低电位，使得M8’，M9’关断，从而保证信号的稳定性输出。
[0006]在第二阶段，当信号输入端Input为低电平，Ml’管关断，第一节点继续保持高电位，M3’管保持开启状态。这时候第一时钟信号输入端CLKl为高电位,此时,第一节点由于自举效应(bootstrapping)放大第一节点的电压,最终向输出端传输驱动信号；此时第一节点PU点为高电位，M6’仍处于开启状态，从而M8’和M9’继续关闭，保证信号的稳定性输出。
[0007]在第三阶段，复位信号输入端连接下一级移位寄存器的输出端，下一级输出G(n+1)即复位端信号Reset为高电平。复位信号输入端的高电平信号导通晶体管M2’，M4’，使其对第一节点PU节点和输出端Output进行传输关断信号，关断晶体管M3’，将输出信号拉到VGL电位。
[0008]在第四阶段，第二时钟信号输入端CLK2为低电位,其中，该第二时钟信号与第一时钟信号周期相同，相位相反，第一时钟信号输入端CLKl为高电位，M5’关闭，第二节点H)点电位处于低电位，晶体管M8’和M9’关闭，此时，由于前一阶段通过M2’和M4’已对第一节点I3U点和输出端Output进行了放电，M6’处于关闭状态，所以不会对第二节点H)点进行放电。[0009]在第五阶段，第二时钟信号输入端CLK2为高电位，由于第二时钟信号输入端CLK2为高电位，M5’打开，第二节点H)点电位被拉高，从而打开晶体管M8’和M9’，对第一节点I3U点及输出端Output进行放噪，使得由第一时钟信号输入端CLKl产生的耦合(Coupling)噪声电压得以消除，从而保证低压输出，保证信号输出的稳定性。
[0010]但是，上述的移位寄存器只能在工作的部分时间内对输出端进行放噪，而在其他时间输出端则处于悬浮状态，导致移位寄存器的输出端输出的信号中有较大的噪声，从而造成错误输出，对面板造成极大隐患。
【发明内容】
[0011](一)要解决的技术问题
[0012]本发明要解决的技术问题是:提供一种移位寄存器单元及其驱动方法、移位寄存器、显示装置，能够减少现有移位寄存器输出信号中的噪声。
[0013](二)技术方案
[0014]为解决上述技术问题，本发明提供了一种移位寄存器单元，包括第一电容、输入缓冲模块、上拉模块、复位控制模块、下拉模块以及下拉强化模块；
[0015]所述输入缓冲模块，分别与起始信号输入端、下拉模块、第一电容第一端和上拉模块连接，用于在信号输入缓冲阶段为第一电容进行预充电；
[0016]所述上拉模块，分别与第一时钟信号输入端、第一电容、输入缓冲模块、下拉模块和信号输出端连接，用于在信号输出阶段控制信号输出端输出驱动信号；
[0017]所述复位控制模块，分别与复位信号输入端、低电平信号输入端和下拉模块连接，用于在复位阶段控制下拉模块处于截止状态；
[0018]所述下拉模块，分别与第二时钟信号输入端、低电平信号输入端、信号输出端、输入缓冲模块、第一电容、上拉模块和复位控制模块连接，用于在第一放噪阶段控制信号输出端的电位降低以及为所述第一电容放电；
[0019]所述下拉强化模块,分别与第一时钟信号输入端和下拉模块连接，用于在第二放噪阶段协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电。
[0020]进一步地，所述输入缓冲模块包括:
[0021]第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，所述第一晶体管的第二极连接至第一节点。
[0022]进一步地，所述上拉模块包括第三晶体管；
[0023]所述第三晶体管的栅极连接至第一节点，所述第三晶体管的第二极连接所述第一时钟信号输入端，所述第三晶体管的第一极连接所述信号输出端。
[0024]进一步地，所述复位控制模块包括第二晶体管和第四晶体管；
[0025]所述第二晶体管的栅极连接所述复位信号输入端，所述第二晶体管的第一极连接第一节点，所述第二晶体管的第二极连接低电压信号输入端；
[0026]所述第四晶体管的栅极连接所述复位信号输入端，所述第四晶体管的第一极连接所述信号输出端，所述第四晶体管的第二极连接所述低电压信号输入端。
[0027]进一步地，所述下拉模块包括第五晶体管、第六晶体管、第八晶体管以及第九晶体管；[0028]所述第五晶体管的第一极和栅极连接所述第二时钟信号输入端，所述第五晶体管的第二极连接第二节点；
[0029]所述第六晶体管的第一极连接第二节点，栅极连接第一节点，所述第六晶体管的第二极连接所述低电压信号输入端；
[0030]所述第八晶体管的第一极连接第一节点，所述第八晶体管的栅极连接第二节点，所述第八晶体管的第二极连接所述低电压信号输入端；
[0031]所述第九晶体管的第一极连接所述信号输出端，所述第九晶体管的栅极连接所述第二节点，所述第九晶体管的第二极连接所述低电压信号输入端。
[0032]进一步地，所述下拉强化模快包括:
[0033]至少一个第七晶体管，所述第七晶体管的第一极和栅极连接所述第一时钟信号输入端，所述第七晶体管的第二极连接第二节点。
[0034]进一步地，其特征在于，所述第一极为源极，所述第二极为漏极。
[0035]为解决上述问题，本发明还提供了一种移位寄存器，包括多级上述任意一种的移位寄存器单元；除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的起始信号输入端均连接自身的上一级移位寄存器单元的信号输出端，每一级移位寄存器单元的复位信号输入端均连接自身的下一级移位寄存器单元的信号输出端。
[0036]为解决上述问题，本发明还提供了一种显示装置，包括上述的移位寄存器，每个所述移位寄存器的信号输出端连接一条栅线。
[0037]为解决上述问题，本发明还提供了一种移位寄存器单元的驱动方法，所述方法基于上述的移位寄存器单元，包括:
[0038]信号输入缓冲阶段:输入缓冲模块处于导通状态，上拉模块、复位模块、下拉模块以及下拉强化模块处于截止状态，输入缓冲模块为第一电容预充电；
[0039]信号输出阶段:上拉模块处于导通状态，输入缓冲模块、复位控制模块、下拉模块以及下拉强化模块处于截止状态，上拉模块控制信号输出端输出驱动信号；
[0040]复位阶段:复位控制模块处于导通状态，输入缓冲模块、上拉模块处于截止状态，复位控制模块控制下拉模块以及下拉强化模块处于截止状态；
[0041]第一放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块处于截止状态，下拉模块控制信号输出端的电位降低并为所述第一电容放电；
[0042]第二放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块处于截止状态，下拉强化模块协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电；
[0043]在下一帧开始之前，所述移位寄存器单元重复交替经历第一放噪阶段和第二放噪阶段，不断控制信号输出端的电位降低以及为所述第一电容放电。
[0044]进一步地，所述第一时钟信号与第二时钟信号周期相同，相位相反。
[0045](三)有益效果
[0046]本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器、显示装置，该移位寄存器单元不仅能实现液晶显示器栅极驱动的作用，并且在其输出端无效状态时，不断对其进行放噪，进而减少其输出信号中的噪声，从而减少了其错误输出的可能性，提高了移位寄存器的可靠性。
【专利附图】
【附图说明】
[0047]图1是现有技术提供的一种移位寄存器单兀的结构不意图；
[0048]图2是现有技术提供的移位寄存器单元的工作时序图；
[0049]图3是本发明实施方式提供的一种移位寄存器单元的结构示意图；
[0050]图4为本发明实施方式提供的一种移位寄存器的结构图；
[0051]图5是本发明实施方式提供的移位寄存器单元的工作时序图。
【具体实施方式】
[0052]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0053]本发明实施方式提供了一种移位寄存器单兀，包括第一电容、输入缓冲模块、上拉模块、复位控制模块、下拉模块以及下拉强化模块；
[0054]所述输入缓冲模块，分别与起始信号输入端、下拉模块、第一电容第一端和上拉模块连接，用于在信号输入缓冲阶段为第一电容进行预充电；
[0055]所述上拉模块，分别与第一时钟信号输入端、第一电容、输入缓冲模块、下拉模块和信号输出端连接，用于在信号输出阶段控制信号输出端输出驱动信号；
[0056]所述复位控制模块，分别与复位信号输入端、低电平信号输入端和下拉模块连接，用于在复位阶段控制下拉模块处于截止状态；
[0057]所述下拉模块，分别与第二时钟信号输入端、低电平信号输入端、信号输出端、输入缓冲模块、第一电容、上拉模块和复位控制模块连接，用于在第一放噪阶段控制信号输出端的电位降低以及为所述第一电容放电；
[0058]所述下拉强化模块,分别与第一时钟信号输入端和下拉模块连接，用于在第二放噪阶段协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电。
[0059]其中，参见图3，所述输入缓冲模块包括:
[0060]第一晶体管M1，所述第一晶体管Ml的栅极和第一极连接所述信号输入端INPUT，所述第一晶体管Ml的第二极连接至第一节点W。
[0061]其中，所述上拉模块包括第三晶体管；
[0062]所述第三晶体管M3的栅极连接至第一节点PU，所述第三晶体管M3的第二极连接所述第一时钟信号输入端CLKl，所述第三晶体管M3的第一极连接所述信号输出端OUTPUT。
[0063]其中，所述复位控制模块包括第二晶体管M2和第四晶体管M4 ；
[0064]所述第二晶体管M2的栅极连接所述复位信号输入端RESET，所述第二晶体管M2的第一极连接第一节点PU，所述第二晶体管M2的第二极连接低电压信号输入端VGL ；
[0065]所述第四晶体管M4的栅极连接所述复位信号输入端RESET，所述第四晶体管M4的第一极连接所述信号输出端OUTPUT，所述第四晶体管M4的第二极连接所述低电压信号输入端VGL。
[0066]其中，所述下拉模块包括第五晶体管M5、第六晶体管M6、第八晶体管M8以及第九晶体管M9 ；[0067]所述第五晶体管M5的第一极和栅极连接所述第二时钟信号输入端CLK2，所述第五晶体管M5的第二极连接第二节点ro ；
[0068]所述第六晶体管M6的第一极连接第二节点PD，栅极连接第一节点PU，所述第六晶体管M6的第二极连接所述低电压信号输入端；
[0069]所述第八晶体管M8的第一极连接第一节点PU，所述第八晶体管M8的栅极连接第二节点ro，所述第八晶体管M8的第二极连接所述低电压信号输入端VGL ；
[0070]所述第九晶体管M9的第一极连接所述信号输出端OUTPUT，所述第九晶体管M9的栅极连接所述第二节点ro，所述第九晶体管M9的第二极连接所述低电压信号输入端VGL。
[0071]其中，所述下拉强化模快包括:
[0072]至少一个第七晶体管M7，所述第七晶体管M7的第一极和栅极连接所述第一时钟信号输入端CLKl，所述第七晶体管M7的第二极连接第二节点H)。
[0073]其中，所述第一极为源极，所述第二极为漏极。
[0074]此外，需要说明的是，对于液晶显示领域的晶体管来说，第二极和第一极没有明确的区别，因此本发明实施例中所提到的晶体管中的第一极可以为晶体管的第二极，晶体管的第二极也可以为晶体管的第一极。
[0075]其中，在上述的实施方式中，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均可为N型晶体管。
[0076]此外，本发明实`施方式提供了的一种移位寄存器，包括多级上述的移位寄存器单元；参见图4，图4是本发明实施方式提供的一种移位寄存器的结构图，包括第一级移位寄存器单元SR1、第二级第二移位寄存器SR2、第三级移位寄存器SR3、第四级移位寄存器SR4、…，其中，除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的起始信号输入端均连接自身的上一级移位寄存器单元的信号输出端，每一级移位寄存器单元的复位信号输入端均连接自身的下一级移位寄存器单元的信号输出端。其中，第一级移位寄存器单元的输入信号为场同步信号，最后一级移位寄存器单元的复位信号输入端可以连接至复位单元，该复位单元可以是额外增加的冗余移位寄存器，也可以是额外增加的反相器。
[0077]此外，本发明还提供了一种移位寄存器单元的驱动方法，该方法基于上述的移位寄存器单元，包括:
[0078]信号输入缓冲阶段:输入缓冲模块处于导通状态，上拉模块、复位模块、下拉模块以及下拉强化模块处于截止状态，输入缓冲模块为第一电容预充电；
[0079]信号输出阶段:上拉模块处于导通状态，输入缓冲模块、复位控制模块、下拉模块以及下拉强化模块处于截止状态，上拉模块控制信号输出端输出驱动信号；
[0080]复位阶段:复位控制模块处于导通状态，输入缓冲模块、上拉模块处于截止状态，复位控制模块控制下拉模块以及下拉强化模块处于截止状态；
[0081]第一放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块处于截止状态，下拉模块控制信号输出端的电位降低并为所述第一电容放电；
[0082]第二放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块处于截止状态，下拉强化模块协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电；
[0083]在下一帧开始之前，所述移位寄存器单元重复交替经历第一放噪阶段和第二放噪阶段，不断控制信号输出端的电位降低以及为所述第一电容放电。
[0084]其中，所述第一时钟信号与第二时钟信号周期相同，相位相反，例如，若第一时钟信号为CLK，则第二时钟信号为CLKB，若第一时钟信号为CLKB，则第二时钟信号为CLK。
[0085]为了进一步说明本发明实施方式提供的移位寄存器单元，下面结合图5所示的时序图说明其工作原理。
[0086]第一阶段，信号输入端Input为高电平信号，起始信号输入端接收的信号为上一级移位寄存器的输出信号，使得第一晶体管Ml导通；第一时钟信号输入端CLKl为低电位时，信号输入端的高电位信号给Cl电容进行充电，使得第一节点PU节点的电位被拉高，同时第六晶体管M6打开，使得这个时刻第二节点H)节点的电位为低电位，使得第八晶体管M8，第九晶体管M9关断，从而保证信号的稳定性输出。
[0087]第二阶段，当信号输入端Input为低电平，第一晶体管Ml关断，第一节点继续保持高电位，第三晶体管M3保持开启状态。这时候第一时钟信号输入端CLKl为高电位，此时，第一节点PU由于自举效应(bootstrapping)放大第一节点的电压,最终向输出端传输驱动信号；此时第一时钟信号输入端CLKl为高电位,第七晶体管M7打开，由于此时第一节点PU点为高电位，第六晶体管M6仍处于开启状态，通过设计第七晶体管M7与第六晶体管M6的比例，使第二节点H)处于低电位，从而使第八晶体管M8和第九晶体管M9继续关闭，保证信号的稳定性输出。
[0088]第三阶段，由于移位寄存器单元的复位信号输入端连接下一级移位寄存器单元的输出端，下一级输出G(n+1)即复位端信号Reset为高电平。复位信号输入端的高电平信号导通晶体管第二晶体管M2，第四晶体管M4，使其对第一节点和输出端Output进行传输关断信号，关断第三晶体管管M3，将输出信号拉到VGL电位，此时第一时钟信号输入端CLKl为低电位，第七晶体管M7关闭，第二时钟信号输入端CLK2为高电位,第五晶体管M5打开，第六晶体管M6由于第一节点低电位所以关闭，此时第二节点H)为高电位，第八晶体管M8和第九晶体管M9打开，对第一节点I3U及信号输出端Output进行放噪，使得由第一时钟信号输入端CLKl产生的耦合(Coupling)噪声电压得以消除，从而保证低压输出，保证信号输出的稳定性。
[0089]第四阶段，第二时钟信号输入端CLK2为低电位。此时，由于前一阶段通过第二晶体管M2和第四晶体管M4已对第一节点和输出端Output进行了放电，此时第六晶体管M6处于关闭状态,第一时钟信号输入端CLKl为高电位,第五晶体管M5关闭,第七晶体管M7打开，第二节点H)仍处于高电位，第八晶体管M8和第九晶体管M9可以继续工作，对第一节点PU及输出端Output进行放噪。
[0090]第五阶段，第二时钟信号输入端CLK2为高电位,第一时钟信号输入端CLKl为低电位，第五晶体管M5打开，此时第六晶体管M6处于关闭状态，第二节点H)电位被保持，第八晶体管M8和第九晶体管M9打开，对第一节点I3U及输出端Output进行放噪，使得由第一时钟信号输入端CLKl产生的耦合(Coupling)噪声电压得以消除，从而保证低压输出，保证信号输出的稳定性。[0091]在下一帧到来之前，该移位寄存器单元一直重复第四阶段与第五阶段，不断对该栅极电路进行放噪。
[0092]本发明实施方式提供的移位寄存器单元不仅能实现液晶显示器栅极驱动的作用，并且在其输出端无效状态时，不断对其进行放噪，进而减少其输出信号中的噪声，从而减少其错误输出的可能性，对于一些关键薄膜晶体管(TFT)在无效状态时，基本处于关闭状态，避免了由于薄膜晶体管(TFT)本身阈值电压的漂移而造成的该移位寄存器的使用寿命缩短或错误输出。
[0093]此外，本发明还提供了一种显示装置，包括上述的移位寄存器，每个所述移位寄存器的信号输出端连接一条栅线。所述显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0094]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关【技术领域】的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括第一电容、输入缓冲模块、上拉模块、复位控制模块、下拉模块以及下拉强化模块； 所述输入缓冲模块，分别与起始信号输入端、下拉模块、第一电容第一端和上拉模块连接，用于在信号输入缓冲阶段为第一电容进行预充电； 所述上拉模块，分别与第一时钟信号输入端、第一电容、输入缓冲模块、下拉模块和信号输出端连接，用于在信号输出阶段控制信号输出端输出驱动信号； 所述复位控制模块，分别与复位信号输入端、低电平信号输入端和下拉模块连接，用于在复位阶段控制下拉模块处于截止状态； 所述下拉模块，分别与第二时钟信号输入端、低电平信号输入端、信号输出端、输入缓冲模块、第一电容、上拉模块和复位控制模块连接，用于在第一放噪阶段控制信号输出端的电位降低以及为所述第一电容放电； 所述下拉强化模块，分别与第一时钟信号输入端和下拉模块连接，用于在第二放噪阶段协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入缓冲模块包括: 第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，所述第一晶体管的第二极连接至第一节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第三晶体管； 所述第三晶体管的栅极连接至第一节点，所述第三晶体管的第二极连接所述第一时钟信号输入端，所述第三晶体管的第一极连接所述信号输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位控制模块包括第二晶体管和第四晶体管； 所述第二晶体管的栅极连接所述复位信号输入端，所述第二晶体管的第一极连接第一节点，所述第二晶体管的第二极连接低电压信号输入端； 所述第四晶体管的栅极连接所述复位信号输入端，所述第四晶体管的第一极连接所述信号输出端，所述第四晶体管的第二极连接所述低电压信号输入端。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第五晶体管、第六晶体管、第八晶体管以及第九晶体管； 所述第五晶体管的第一极和栅极连接所述第二时钟信号输入端，所述第五晶体管的第二极连接第二节点； 所述第六晶体管的第一极连接第二节点，栅极连接第一节点，所述第六晶体管的第二极连接所述低电压信号输入端； 所述第八晶体管的第一极连接第一节点，所述第八晶体管的栅极连接第二节点，所述第八晶体管的第二极连接所述低电压信号输入端； 所述第九晶体管的第一极连接所述信号输出端，所述第九晶体管的栅极连接所述第二节点，所述第九晶体管的第二极连接所述低电压信号输入端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉强化模快包括: 至少一个第七晶体管，所述第七晶体管的第一极和栅极连接所述第一时钟信号输入端，所述第七晶体管的第二极连接第二节点。
7.根据权利要求2到6任一项所述的移位寄存器单元，其特征在于，所述第一极为源极，所述第二极为漏极。
8.—种移位寄存器，其特征在于，包括多级如权利要求1-7任一所述的移位寄存器单元；除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的起始信号输入端均连接自身的上一级移位寄存器单元的信号输出端，每一级移位寄存器单元的复位信号输入端均连接自身的下一级移位寄存器单元的信号输出端。
9.一种显示装置，其特征在于，包括如权利要求8所述的移位寄存器，每个所述移位寄存器的信号输出端连接一条栅线。
10.一种移位寄存器单元的驱动方法，其特征在于，所述方法基于权利要求1所述的移位寄存器单元，包括: 信号输入缓冲阶段:输入缓冲模块处于导通状态，上拉模块、复位模块、下拉模块以及下拉强化模块处于截止状态，输入缓冲模块为第一电容预充电； 信号输出阶段:上拉模块处于导通状态，输入缓冲模块、复位控制模块、下拉模块以及下拉强化模块处于截止状态，上拉模块控制信号输出端输出驱动信号； 复位阶段:复位控制模块处于导通状态，输入缓冲模块、上拉模块处于截止状态，复位控制模块控制下拉模块以及下拉强化模块处于截止状态； 第一放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块 处于截止状态，下拉模块控制信号输出端的电位降低并为所述第一电容放电； 第二放噪阶段:复位控制模块、下拉模块以及下拉强化模块处于导通状态，输入缓冲模块以及上拉模块处于截止状态，下拉强化模块协同下拉模块控制信号输出端的电位持续降低以及为所述第一电容持续放电； 在下一帧开始之前，所述移位寄存器单元重复交替经历第一放噪阶段和第二放噪阶段，不断控制信号输出端的电位降低以及为所述第一电容放电。
11.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述第一时钟信号与第二时钟信号周期相同，相位相反。
【文档编号】G09G3/36GK103700356SQ201310738632
【公开日】2014年4月2日 申请日期:2013年12月27日 优先权日:2013年12月27日
【发明者】邵贤杰, 李红敏, 李小和, 刘永, 姜清华, 张晓洁, 秦锋 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司