一种移位寄存器及驱动方法、栅极驱动电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器及驱动方法、栅极驱动电路。
【背景技术】
[0002]液晶显示技术的快速发展，迫使液晶面板生产企业不仅需要考虑液晶面板的性能、成本，而且需要考虑液晶面板的美观度。为了利于液晶面板的窄边框设计，相关技术人员将栅极驱动电路设置在液晶面板的边缘，而且，栅极驱动电路包括多个逐级串联的移位寄存器。
[0003]图1为现有技术中比较常见的一种移位寄存器的电路结构图。如图1所示，移位寄存器包括移位寄存单元11和反相单元12，移位寄存单元11的输入端IN输入的触发信号为低电平信号，即移位寄存单元11是由低电平触发，为实现栅极驱动电路的功能，需要在移位寄存单元11的后端设置三个级联的反相器单元12，因此，栅极驱动电路使用的晶体管和电容的数量较多，导致栅极驱动电路所占版图面积较大，这不利于窄边框设计。更重要的是，前级移位寄存器是通过单独设置的NEXT信号传递到后级移位寄存器，这增加了上下级移位寄存器之间布线的复杂性，同样不利于窄边框设计。
【发明内容】
[0004]本发明提供一种移位寄存器及驱动方法、栅极驱动电路，以解决现有技术的问题。
[0005]第一方面，本发明提供一种移位寄存器，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容、第二电容，以及触发信号输入端、第一时钟信号端、第二时钟信号端、第一电平信号端、第二电平信号端和输出端；
[0006]其中，所述第一晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接第二电平信号端，第二极电连接所述输出端；
[0007]所述第二晶体管的控制端电连接所述第三晶体管的第二极和第四晶体管的第二极，第一极电连接所述第一电平信号端，第二极电连接所述输出端；
[0008]所述第三晶体管的控制端电连接所述第五晶体管的第二极和第六晶体管的第二极，第一极电连接所述第二电平信号端；
[0009]所述第四晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
[0010]所述第五晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第二电平信号端；
[0011]所述第六晶体管的控制端电连接所述第七晶体的第二极和所述第九晶体管的第二极，第一极电连接所述第二时钟信号端；
[0012]所述第七晶体管的控制端电连接所述第八晶体管的第二极，第一极电连接所述第一时钟信号端；
[0013]所述第八晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述触发信号输入端；
[0014]所述第九晶体管的控制端电连接所述第一时钟信号端，第一极电连接所述第一电平信号端；
[0015]所述第一电容的第一极电连接所述第二电平信号端，第二极电连接所述第五晶体管的控制端和所述第七晶体管T7的控制端；
[0016]所述第二电容的第一极电连接所述第二时钟信号端，第二极电连接所述第二晶体管的控制端和所述第四晶体管的第二极之间；
[0017]所述触发信号输入端接收高电平触发信号，所述移位寄存器的输出端输出高电平信号。
[0018]第二方面，本发明提供的一种针对上述移位寄存器的驱动方法，所述移位寄存器在一个工作周期内的运行状况为:
[0019]在第一时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平;
[0020]在第二时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平;
[0021]在第三时刻，所述触发信号输入端输入高电平，所述移位寄存器输出端输出低电平;
[0022]在第四时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出高电平;
[0023]在第五时刻，所述触发信号输入端输入低电平，所述移位寄存器输出端输出低电平。
[0024]第三方面，本发明提供的一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及N级逐级串联的移位寄存器，其中，N为正整数；
[0025]每一所述移位寄存器的第一时钟信号端CLKl和第二时钟信号端CLK2分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相；
[0026]第I级移位寄存器的触发信号输入端接收触发信号，第M级移位寄存器的触发信号输入端电连接所述第M-1级移位寄存器的输出端，其中，M为大于等于2且小于等于η的正整数。
[0027]本发明提供的移位寄存器，不需要反相器实现了移位寄存器功能，即使用数量较少的晶体管和电容实现了高电平触发、高电平输出，减少了移位寄存器所占版图的面积，有利于减小显示面板的边框。而且，该移位寄存器的输出信号还可作为下级移位寄存器的触发信号，简化了上级移位寄存器和下级移位寄存器之间的布线，进一步减小了显示面板的边框。
【附图说明】
[0028]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1为现有技术中比较常见的一种移位寄存器的电路结构图；
[0030]图2为本发明一个实施例提供的一种移位寄存器的电路结构图；
[0031]图3为本发明另一个实施例提供的一种移位寄存器的电路结构图；
[0032]图4为本发明又一个实施例提供的一种移位寄存器的电路结构图；
[0033]图5为本发明一个变型实施例提供的一种移位寄存器的电路结构图；
[0034]图6为本发明另一个变型实施例提供的一种移位寄存器的电路结构图；
[0035]图7为本发明又一个实施例提供的一种移位寄存器的电路结构图；
[0036]图8为本发明再一个实施例提供的一种移位寄存器的电路结构图；
[0037]图9为本发明一个实施例提供的一种移位寄存器的驱动时序图；
[0038]图10为本发明一个实施例提供的一种栅极驱动电路的结构示意图；
[0039]图11为本发明一个实施例提供的一种栅极驱动电路的驱动时序图。
【具体实施方式】
[0040]为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041]参考图2所示，为本发明一个实施例提供的一种移位寄存器的电路结构图。该移位寄存器包括:第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第一电容Cl、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
[0042]其中，第一晶体管Tl的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
[0043]第二晶体管T2的控制端电连接第三晶体管T3的第二极和第四晶体管T4的第二极，第一极电连接第一电平信号端VI，第二极电连接输出端OUT。
[0044]第三晶体管T3的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接第二晶体管T2的控制端。
[0045]第四晶体管T4的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第二晶体管T2的控制端。
[0046]第五晶体管T5的控制端电连接第八晶体管T8的第二极，第一极电连接第二电平信号端V2，第二极电连接第一晶体管Tl的控制端。
[0047]第六晶体管T6的控制端电连接第七晶体管T7的第二极和第九晶体管T9的第二极，第一极电连接第二时钟信号端CLK2，第二极电连接第一晶体管Tl的控制端。
[0048]第七晶体管T7的控制端电连接第八晶体管T8的第二极，第一极电连接第一时钟信号端CLK1，第二极电连接第六晶体管T6的控制端。
[0049]第八晶体管T8的控制端电连接第一时钟信号端CLK1，第一极电连接触发信号输入端IN，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0050]第九晶体管T9的控制端电连接第一时钟信号端CLKl，第一极电连接第一电平信号端VI，第二极电连接第六晶体管T6的控制端。
[0051]第一电容Cl的第一极电连接第二电平信号端V2，第二极电连接第五晶体管T5的控制端和第七晶体管T7的控制端。
[0052]第二电容C2的第一极电连接第二时钟信号端CLK2，第二极电连接第二晶体管T2的控制端和第四晶体管T4的第二极之间。
[0053]在如图2所示的实施例中，第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用P型晶体管。但也不局限于此，也可以是第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用N型晶体管。
[0054]需要说明的是，当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用P型晶体管时，第一电平信号端Vl为低压维持端，第二电平信号端V2为高压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V或8V。
[0055]当第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9全部采用N型晶体管时，第一电平信号端Vl为高压维持端，第二电平信号端V2为低压维持端。高压维持端和低压维持端分别由各自直流电源提供稳定的高电平信号和低电平信号，取值范围通常为-7?10V。本实施例中，低压维持端输入的低电平信号的范围为-7V?-3V，高压维持端输入的高电平信号的范围为4V?10V，例如当低电平信号取-7V、-6V或-4V时，高电平信号对应取值为4V、6V 或 8V。
[0056]还需说明的是，无论采用图2所示实施例的纯P型晶体管，还是采用纯N型晶体管，均可以实现在触发信号输入端IN输入高电平触发信号，并在输出端OUT输出高电平信号。然而，纯P型晶体管构成的移位寄存器，工艺更简单，成本更低。本实施例提供的移位寄存器，不需要反相器实现了移位寄存器功能，即使用数量较少的晶体管和电容实现了高电平触发、高电平输出，减少了移位寄存器所占版图的面积。并且，该移位寄存器的输出信号还可作为下级移位寄存器的触发信号，简化了上级移位寄存器和下级移位寄存器之间的布线，能够减小显示面板的边框。
[0057]参考图3所示，为本发明另一个实施例提供的一种移位寄存器的电路结构图。该实施例与图2所示移位寄存器相比，增加了第十晶体管TlO和第十一晶体管Tl I，具体地，该移位寄存器包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管Tl 1、第一电容Cl、第二电容C2，以及触发信号输入端IN、第一时钟信号端CLKl、第二时钟信号端CLK2、第一电平信号端V1、第二电平信号端V2和输出端OUT。
[0058]其中，第一晶体管Tl的控制端电连接第五晶体管T5的第二极和第六晶体管T6的第二极，第一极电连接第二电平信号端V2，第二极电连接输出端OUT。
[0059]第二晶体管T2的控制端电连接第三晶体管T3的