Τ12、第十二晶体管；Τ13、第十三晶体管；Τ14、第十四晶体管；Μ、晶体管；C、存储电容；0utput (N-1)、上一级移位寄存器输出端；0utput(N+l)、下一级移位寄存器输出端！Output N、输出端:Vddl、第一信号端；Vdd2、第二信号端；Vss、关断信号端；CLK、第一时钟信号端；CLKB、第二时钟信号端；PU、上拉节点；TO1、第一下拉节点；Η)2、第二下拉节点。
【具体实施方式】
[0037]为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明作进一步详细描述。
[0038]实施例1:
[0039]如图2、图3所示，本实施例提供一种移位寄存器，其包括上拉节点PU、第一下拉节点HH、第二下拉节点TO2、第一时钟信号端CLK、第二时钟信号端CLKB、第一信号端Vddl、第二信号端Vdd2、关断信号端Vss、输出端Output N，以及:
[0040]输入模块，用于将上一级移位寄存器输出端Output(N-1)的信号引入上拉节点PU；
[0041]输出模块，用于根据上拉节点HJ的电平，将第一时钟信号端CLK的信号引入输出端 Output N ；
[0042]重置模块；用于在下一级移位寄存器输出端Output (N+1)的信号的控制下，用关断信号端Vss、第一信号端Vddl、第二信号端Vdd2的信号重置上拉节点PU、输出端OutputN、第一下拉节点ro1、第二下拉节点TO2 ;
[0043]定压模块，用于根据上拉节点HJ的电平，将关断信号端Vss的信号引入第一下拉节点PDl和第二下拉节点TO2 ;
[0044]保持模块，用于在第二时钟信号端CLKB的控制下，将第一信号端Vddl、第二信号端Vdd2的信号分别引入第一下拉节点HH，第二下拉节点TO2，从而将关断信号端Vss的信号引入上拉节点PU和输出端Output No
[0045]本实施例的移位寄存器中，各时钟信号所接的晶体管数量少，由此其延迟和能耗均低；且时钟信号并不直接控制各节点的电平，而是通过第一信号端Vddl、第二信号端Vdd2等的稳定的信号控制各节点的电平，由此时钟信号即使有延迟对显示效果的影响也小，可保证移位寄存器运行的稳定，改善显示效果。
[0046]优选的，输入模块包括:第一晶体管Tl，其栅极和第一极连接上一级移位寄存器输出端Output (N-1)，第二极连接上拉节点PU。
[0047]更优选的，输出模块包括:第三晶体管T3，其栅极连接上拉节点PU，第一极连接第一时钟信号端CLK，第二极连接输出端Output N ;存储电容C，其第一极连接上拉节点PU，第二极连接输出端Output No
[0048]更优选的，重置模块包括:
[0049]第二晶体管T2，其栅极连接下一级移位寄存器输出端Output (N+1)，第一极连接上拉节点PU，第二极连接关断信号端Vss ;
[0050]第四晶体管T4，其栅极连接下一级移位寄存器输出端Output (N+1)，第一极连接输出端Output N，第二极连接关断信号端Vss ；
[0051]第七晶体管T7，其栅极连接下一级移位寄存器输出端Output (N+1)，第一极连接第一信号端Vddl，第二极连接第一下拉节点roi;
[0052]第八晶体管T8，其栅极连接下一级移位寄存器输出端Output (N+1)，第一极连接第二信号端Vdd2，第二极连接第二下拉节点TO2。
[0053]更优选的，定压模块包括:
[0054]第九晶体管T9，其栅极连接上拉节点PU，第一极连接第一下拉节点roi，第二极连接关断信号端Vss;
[0055]第十晶体管T10，其栅极连接上拉节点PU，第一极连接第二下拉节点TO2，第二极连接关断信号端vss。
[0056]更优选的，保持模块包括:
[0057]第五晶体管T5，其栅极连接第二时钟信号端CLKB，第一极连接第一信号端Vddl，第二极连接第一下拉节点F1Dl ；
[0058]第六晶体管T6，其栅极连接第二时钟信号端CLKB，第一极连接第二信号端Vdd2，第二极连接第二下拉节点Η)2 ；
[0059]第^^一晶体管T11，其栅极连接第一下拉节点roi，第一极连接上拉节点PU，第二极连接关断信号端Vss ；
[0060]第十二晶体管T12，其栅极连接第一下拉节点roi，第一极连接输出端Output N，第二极连接关断信号端Vss ;
[0061]第十三晶体管T13，其栅极连接第二下拉节点TO2，第一极连接上拉节点PU，第二极连接关断信号端Vss ；
[0062]第十四晶体管T14，其栅极连接第二下拉节点TO2，第一极连接输出端Output N，第二极连接关断信号端Vss。
[0063]更优选的，第九晶体管T9的寄生电阻小于第五晶体管T5的寄生电阻；第十晶体管TlO的寄生电阻小于第六晶体管T6的寄生电阻。
[0064]更优选的，所有晶体管均为N型晶体管(如全部为N型薄膜晶体管)。
[0065]本实施例还提供一种上述移位寄存器驱动方法，其包括:
[0066]充电阶段:输入模块将上一级移位寄存器输出端Output(N-1)的信号引入上拉节点PU ；
[0067]输出阶段:输出模块将第一时钟信号端CLK的信号引入输出端Output N，使输出端Output N输出导通信号；
[0068]重置阶段:重置模块重置用关断信号端Vss、第一信号端Vddl、第二信号端Vdd2的信号重置上拉节点PU、输出端Output N、第一下拉节点HH、第二下拉节点TO2 ;
[0069]保持阶段:保持模块将关断信号端Vss的信号引入上拉节点HJ和输出端OutputN，使输出端Output N持续输出关断信号。
[0070]优选的，对于以上所有晶体管均为N型晶体管的移位寄存器，其中关断信号端Vss持续为低电平；而第一信号端Vddl和第二信号端Vdd2中的一个为高电平，另一个为低电平。
[0071 ] 也就是说，在本实施例中，关断信号端Vss必须一直续为低电平状态(因为N型晶体管在低电平时关断);且在任意时刻，第一信号端Vddl和第二信号端Vdd2必然是“一高一低”的状态。具体的，本实施例中线以第一信号端Vddl —直为高电平，第二信号端Vdd2一直为低电平为例进行说明，而它们的其他情况将后续说明。
[0072]如图3所示，此时移位寄存器驱动方法具体包括:
[0073]Sll充电阶段:第一时钟信号端CLK为低电平，第二时钟信号端CLKB为高电平，上一级移位寄存器输出端Output(N-1)为高电平，下一级移位寄存器输出端Output (N+1)为低电平。
[0074]本阶段中，下一级移位寄存器输出端Output (N+1)为低电平，故第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8均关断；由此上一级移位寄存器输出端Output (N-1)的高电平使第一晶体管Tl导通，上拉节点HJ变为高电平，进而使第三晶体管T3、第九晶体管T9、第十晶体管TlO导通，并将存储电容C的第一极(左侧一极)置为高电平；而存储电容C的第二极(右侧一极)即为输出端Output N，其被第一时钟信号端CLK的低电平经第三晶体管T3置为低电平，从而移位寄存器输出关断信号(低电平)，且存储电容C两端产生一定的电平差。
[0075]同时，由于第二时钟信号端CLKB为高电平，故第二信号端Vdd2的低电平经第六晶体管T6进入第二下拉节点TO2，且关断信号端Vss的低电平也经过第十晶体管TlO被引入到第二下拉节点TO2，以稳定其低电平；而对于第一下拉节点roi，其一端经过第五晶体管T5连接第一信号端Vddl的高电平，另一端经第九晶体管T9连接关断信号端Vss的低电平，故此时其电平由第九晶体管T9和第五晶体管T5的分压决定，由于第九晶体管T9的寄生电阻比第五晶体管T5的寄生电阻小，故第九晶体管T9的分压小，第一下拉节点PDl更接近关断信号端Vss的电平，可被视为低电平。应当理解，当第一时钟信号端CLK为低电平而第二时钟信号端CL