一种显示装置的驱动方法、装置及显示装置的制造方法
【技术领域】
[0001] 本发明设及显示技术领域，尤其设及一种显示装置的驱动方法、装置及显示装置。
【背景技术】 W02]目前，薄膜晶体管液晶显示器（英文全称：ThinFilm化ansistor，简称：TFT-LCD)已成为主流显示器。集成栅极驱动电路（英文全称：Gate-化iver化Array,简 称：G0A)在TFT-LCD的应用使TFT-LCD有了一个质的飞跃。
[0003] 随着显示技术的不断进步，人们对显示装置提出了更高的要求，为了适应市场需 求，进一步增大显示装置的开口率、降低显示装置的生产成本，现有技术中提出了液晶显示 面板的双栅值ualGate)设计，但现有的G0A技术应用于液晶显示面板的双栅设计时，在 G0A电路逐行对像素单元进行扫描的过程会导致液晶显示面板中某一列像素单元充电较为 充分，而另一列像素单元充电不充分，进而出现竖向条纹不良（英文名称：V-line)等现象。 具体的，参照图1所示，图1为液晶显示面板的栅双设计的示意性结构图，阵列基板包括多 条数据线（S01、S02、S03…）多条栅线（G01、G02、G03…），及其由多条数据线和多条栅线限 定出的多个像素单元，所述多个像素单元形成像素单元阵列；每个像素单元通过一个薄膜 晶体管与一条栅线和一条数据线连接，栅线连接至薄膜晶体管的栅极，数据线连接至薄膜 晶体管的源极，其中每一行像素单元中奇数列像素单元连接至同一条栅线，偶数列连接至 另一条相邻的栅线，而第化和第化+1列像素单元连接至同一条数据线。多条数据用于向 像素单元输入数据信号，多条栅线用于向像素单元输入栅极驱动信号。
[0004] 进行驱动时，第一扫描周期，栅极线G01高电平，第一行奇数列的像素单元的薄膜 晶体管开启，对应的数据线接收数据信号对第一行奇数列的像素单元充电，并存储相应数 据；第二扫描周期，栅线G02高电平，第一行偶数列像素单元的薄膜晶体管开启，对应的数 据线对第一行偶数列像素单元充电，接着栅线G03、G04等依次高电平，配合对应的数据线 为对应的像素单元充电。与传统液晶显示相同，为了避免一直使用正电压或者负电压来驱 动液晶分子，使液晶分子造成损害，数据线使用正负电压交互的方式来驱动液晶分子，即n 个扫描周期输出至同一数据线上的数据极性反转一次，但是在数据信号极性反转时源极驱 动电路输出数据信号需要一段上升延迟时间（英文：RisingTime),所W数据线信号极性 反转时数据写入的像素单元的数据写入时间会比没有进行数据线信号极性反转时数据写 入的像素单元的数据写入时间短，进而导致某些列的像素单元充电较多，某些列的像素单 元充电较少，运样就会出现像素单元亮度不均匀，进而出现竖向条纹不良现象。
【发明内容】
阳0化]本发明的实施例提供一种显示装置的驱动方法、装置及显示装置，用于避免或者 改善竖向条纹不良现象。
[0006] 为达到上述目的，本发明的实施例采用如下技术方案：
[0007] 第一方面，提供一种显示装置的驱动方法，包括：
[0008] 逐级向每条栅线输入栅极驱动信号，每一个扫描周期内向一条所述栅线输入栅极 驱动信号；
[0009] 在每一个所述扫描周期内向每一条数据线输入数据信号，每n个所述扫描周期向 同一数据线输入的数据信号的极性翻转一次，n为正整数；
[0010] 在每一个所述扫描周期内向阔值电压线输入预设时间长度的阔值电压；若所述扫 描周期内所述数据信号的极性进行翻转，则所述向阔值电压线输入第一时间长度的阔值电 压，若所述扫描周期内所述数据信号的极性不进行翻转，则向所述阔值电压线输入第二时 间长度的阔值电压；在向所述阔值电压线输入阔值电压时向所述数据线输入的数据信号进 行锁存，在所述阔值电压线没有输入阔值电压时所述数据线输入的数据信号进行输出；
[0011] 其中，所述第二时间长度大于所述第一时间长度。
[0012] 可选的，所述第二时间长度与所述第一时间长度的差值为所述数据信号的极性进 行反转时的上升延迟时间长度。 阳〇1引可选的，n等于2。
[0014] 第二方面，提供一种显示装置的驱动装置，包括：栅极驱动电路，源极驱动电路和 阔值电压驱动电路；
[0015] 所述栅极驱动电路连接每一条所述栅线，用于逐级向每条栅线输入栅极驱动信 号，每一个扫描周期内向一条所述栅极线输入栅极驱动信号；
[0016] 所述源极驱动电路连接每一条所述数据线，用于在每一个所述扫描周期内向每一 条数据线输入数据信号，且每n个所述扫描周期将向同一数据线输入的数据信号的极性翻 转一次；
[0017] 所述阔值电压驱动电路连接所述阔值电压线，用于在每一个所述扫描周期内向阔 值电压线输入预设时间长度的阔值电压，若所述扫描周期内所述数据信号的极性进行翻 转，则向所述阔值电压线输入第一时间长度的阔值电压，若所述扫描周期内所述数据信号 的极性不进行翻转，则向所述阔值电压线输入第二时间长度的阔值电压；在阔值电压驱动 电路向所述阔值电压线输入阔值电压时所述源极驱动电路向所述数据线输入的数据信号 进行锁存，在所述阔值电压驱动电路没有向所述阔值电压线输入阔值电压时所述源极驱动 电路向所述数据线输入的数据信号进行输出；
[0018] 其中，所述第二时间长度大于所述第一时间长度，n为正整数。
[0019] 可选的，所述阔值电压驱动电路连接第一输入端、第二输入端、第一电平端、第二 电平端和输出端，用于在所述第一输入端的电压与所述第二输入端的电压中一个为低电 平，另一个为高电平时将所述第一电平端的电压在所述输出端输出；在所述第一输入端的 电压与所述第二输入端的电压均为高电平或均为低电平时将所述第二电平端的电压在所 述输出端输出。
[0020] 可选的，所述阔值电压驱动电路包括：第一晶体管、第二晶体管、第立晶体管、第四 晶体管、第五晶体管、第六晶体管、第屯晶体管、第八晶体管、第九晶体管和第十晶体管；
[0021] 所述第一晶体管的第一端连接所述第一电平端，所述第一晶体管的第二端连接所 述第二晶体管的第一端，所述第一晶体管的栅极连接所述第二输入端；
[0022] 所述第二晶体管的第二端连接所述第=晶体管的第一端，所述第二晶体管的栅极 连接所述第一输入端；
[0023] 所述第=晶体管的第一端连接所述第四晶体管的第一端，所述第=晶体管的第二 端连接所述第二电平端，所述第=晶体管的栅极连接所述第二输入端；
[0024] 所述第四晶体管的第一端连接所述第九晶体管的栅极，所述第四晶体管的第二端 连接所述第二电平端，所述第四晶体管的栅极连接所述第一输入端；
[00巧]所述第五晶体管的第一端连接所述第一电平端，所述第五晶体管的第二端连接所 述第八晶体管的第二端，所述第五晶体管的栅极连接所述第二输入端；
[00%] 所述第六晶体管的第一端连接所述输出端，所述第六晶体管的第二端连接所述第 屯晶体管的第一端，所述第六晶体管的栅极连接所述第一输入端；
[0027] 所述第屯晶体管的第二端连接所述第二电平端，所述第屯晶体管的栅极连接所述 第二输入端；
[0028] 所述第八晶体管的第一端连接所述第一电平端，所示第八晶体管的第二端连接所 述第九晶体管的第一端，所述第八晶体管的栅极连接所述第一输入端；
[0029] 所述第九晶体管的第二端连接所述输出端，所述第九晶体管的栅极连接所述第十 晶体管的栅极；
[0030] 所述第十晶体管的第一端连接所述输出端，所述第十晶体管的第二端连接所述第 二电平端；
[0031] 其中，所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管W及 所述第九晶体管为P型晶体管；所述第=晶体管、所述第四晶体管、所述第六晶体管、所述 第屯晶体管W及所述第十晶体管为N型晶体管。
[0032] 可选的，所述n等于2。
[0033] 可选的，所述第二输入端输入的电压脉冲的上升沿与所述第一输入端输入的电压 脉冲的上升沿对齐，且所述第一输入端输入电压脉冲的频率为所述第二输入端输入电压脉 冲的频率的一倍。
[0034] 可选的，所述第二输入端输入的电压脉冲的长度为所