基于ltps半导体薄膜晶体管的goa电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种基于LTPS半导体薄膜晶体管的G0A电路。
【背景技术】
[0002]液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无福射等众多优点，得到了广泛的应用。如:液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
[0003]G0A技术(Gate Driver on Array)即阵列基板行驱动技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板((Integrated Circuit，1C)来完成水平扫描线的驱动。G0A技术能减少外接1C的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
[0004]随着低温多晶娃(Low Temperature Poly-silicon，LTPS)半导体薄膜晶体管的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFT液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点。由于低温多晶硅较非晶硅(a-Si)的排列有次序，低温多晶硅半导体本身具有超高的电子迀移率，比非晶硅半导体相对高100倍以上，可以采用G0A技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动1C的成本。
[0005]请参阅图1，现有的一种基于LTPS半导体薄膜晶体管的G0A电路，包括级联的多个G0A单元，设η为正整数，第η级G0A单元包括:第一薄膜晶体管Τ1，所述第一薄膜晶体管Τ1的栅极电性连接于第Μ条时钟信号CK (Μ)，源极电性连接于上一级第η-1级G0A单元的输出端G(n-l)，漏极电性连接于第三节点Κ(η);第二薄膜晶体管Τ2，所述第二薄膜晶体管Τ2的栅极电性连接于第一节点Q(n)，源极电性连接于第M+1条时钟信号CK(M+1)，漏极电性连接于输出端G(n);第三薄膜晶体管T3，所述第三薄膜晶体管T3的栅极电性连接于第M+2条时钟信号CK(M+2)，漏极电性连接于第三节点K(n)，源极电性连接于下一级第η+1级G0A单元的输出端G(n+1);第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第M+3条时钟信号CK (M+3)，漏极电性连接于输出端G (η)，源极电性连接于恒压低电位VGL ;第五薄膜晶体管Τ5，所述第五薄膜晶体管Τ5的栅极电性连接于恒压高电位VGH，源极电性连接于第三节点Κ(η)，漏极电性连接于第一节点Q(n);第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第二节点Ρ (η)，漏极电性连接于第三节点Κ (η)，源极电性连接于恒压低电位VGL ;第七薄膜晶体管Τ7，所述第七薄膜晶体管Τ7的栅极电性连接于第二节点Ρ (η)，漏极电性连接于输出端G (η)，源极电性连接于恒压低电位VGL ;第八薄膜晶体管Τ8，所述第八薄膜晶体管Τ8的栅极电性连接于第三节点Κ (η)，漏极电性连接于第二节点Ρ(η)，源极电性连接于恒压低电位VGL ;第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极与源极均电性连接于第Μ+1条时钟信号CK (Μ+1)，漏极电性连接于第二节点Ρ (η);第一电容C1，所述第一电容Cl的一端电性连接于第一节点Q(η)，另一端电性连接于输出端G(η);第二电容C2，所述第二电容C2的一端电性连接于第二节点Ρ (η)，另一端电性连接于恒压低电位 VGL。
[0006]图1所示的G0A电路既可以正向扫描也可以反向扫描，正、反向扫描的工作过程类似。请结合图1与图2，以正向扫描为例，在正向扫描时，其工作过程为:首先，第Μ条时钟信号CK(M)与第n-1级GOA单元的输出端G(n-l)均提供高电位，第一、及第五薄膜晶体管T1、T5打开，第一节点Q(n)被预充电至高电位；然后，第Μ条时钟信号CK(M)与第n_l级GOA单元的输出端G(n-l)变为低电位，第Μ+1条时钟信号CK (Μ+1)提供高电位，第一节点Q (η)因第一电容C1的存储作用保持高电位，第二薄膜晶体管Τ2打开，输出端G (η)输出第Μ+1条时钟信号CK(M+1)的高电位，并使得第一节点Q(η)被抬升至更高的电位，同时第八薄膜晶体管Τ8打开，第二节点Ρ (η)被拉低至恒压低电位VGL，第六、及第七薄膜晶体管Τ6、Τ7关闭；接下来，第Μ+2条时钟信号CK(M+2)与第η+1级G0A单元的输出端G (η+1)均提供高电位，第一节点Q(n)仍为高电位，第Μ+1条时钟信号CK (Μ+1)降低为低电位，输出端G (η)输出第Μ+1条时钟信号CK(M+1)的低电位；再接下来，第Μ条时钟信号CK(M)再次提供高电位，第η-1级G0A单元的输出端G (η-1)保持低电位，第一薄膜晶体管T1打开拉低第一节点Q(n)至低电位，第八薄膜晶体管T8关闭；随后，第M+1条时钟信号CK(M+1)提供高电位，第九薄膜晶体管T9打开，第二节点Ρ (η)被充电至高电位，第六、及第七薄膜晶体管Τ6、Τ7打开，分别继续拉低第一节点Q(η)与输出端G(n)至恒压低电位VGL，在第二电容C2的存储作用下，第二节点Ρ (η)持续保持高电位，第六、及第七薄膜晶体管Τ6、Τ7在一帧时间内一直打开，保持第一节点Q(n)与输出端G(n)的低电位。
[0007]在上述现有的基于LTPS半导体薄膜晶体管的G0A电路中，由于第六、及第七薄膜晶体管T6、T7长时间工作，会造成第六、及第七薄膜晶体管Τ6、Τ7的阈值电压发生偏移(VthShift)，造成电路的稳定能力下降，从而引起GOA电路输出异常。
【发明内容】
[0008]本发明的目的在于提供一种基于LTPS半导体薄膜晶体管的G0A电路，能够以一定频率拉低第二节点的电位，防止第六与第七薄膜晶体管长时间工作，提升G0A电路的稳定性。
[0009]为实现上述目的，本发明提供了一种基于LTPS半导体薄膜晶体管的G0A电路，包括:级联的多个G0A单元，每一级G0A单元均包括输出控制模块、输出模块、自举电容、及下拉模块；
[0010]设η为正整数，除第一级与最后一级G0A单元电路以外，在第η级G0A单元中:
[0011]所述输出控制模块包括:第一薄膜晶体管，所述第一薄膜晶体管的栅极电性连接于第Μ条时钟信号，源极电性连接于上一级第η-1级G0A单元的输出端，漏极电性连接于第三节点；第三薄膜晶体管，所述第三薄膜晶体管的栅极电性连接于第M+2条时钟信号，漏极电性连接于第三节点，源极电性连接于下一级第η+1级G0A单元的输出端；以及第五薄膜晶体管，所述第五薄膜晶体管的栅极电性连接于恒压高电位，源极电性连接于第三节点，漏极电性连接于第一节点；
[0012]所述输出模块包括:第二薄膜晶体管，所述第二薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第M+1条时钟信号，漏极电性连接于输出端；
[0013]所述自举电容的一端电性连接于第一节点，另一端电性连接于输出端；
[0014]所述下拉模块包括:第四薄膜晶体管，所述第四薄膜晶体管的栅极电性连接于第M+3条时钟信号，漏极电性连接于输出端，源极电性连接于恒压低电位；第六薄膜晶体管，所述第六薄膜晶体管的栅极电性连接于第二节点，漏极电性连接于第三节点，源极电性连接于恒压低电位；第七薄膜晶体管，所述第七薄膜晶体管T7的栅极电性连接于第二节点，漏极电性连接于输出端，源极电性连接于恒压低电位；第八薄膜晶体管，所述第八薄膜晶体管的栅极电性连接于第三节点，漏极电性连接于第二节点，源极电性连接于恒压低电位；第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于第四节点，源极电性连接于第M+1条时钟信号，漏极电性连接于第二节点；第十薄膜晶体管，所述第十薄膜晶体管的栅极电性连接于第三节点，漏极电性连接于第四节点，源极电性连接于恒压低电位；以及电阻，所述电阻的一端电性连接于恒压高电位，另一端电性连接于第四节点。
[0015]在输出端保持低电位的阶段，所述第二节点的电位随着第M+1条时钟信号在高、低电位之间跳变而发生同样的高、低电位跳变。
[0016]在第一级G0A单元中，第一薄膜晶体管的源极电性连接于电路起始信号。
[0017]在最后一级G0A单元中，第三薄膜晶体管的源极电性连接于电路起始信号。
[0018]所述时钟信号包括四条时钟信号:第一条时钟信号、第二条时钟信号、第三条时钟信号、及第四条时钟信号。
[0019]当所述第Μ条时钟信号为第三条时钟信号时，所述第Μ+2条、