于减小显示装置的边框的宽度。
[0022]本发明提供的移位寄存器、栅极驱动电路和显示装置，其采用本发明提供的上述移位寄存单元，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
【附图说明】
[0023]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本发明，但并不构成对本发明的限制。在附图中:
[0024]图1为现有的移位寄存单兀的电路图；
[0025]图2为图1所示电路图中各信号的时序图；
[0026]图3为本发明实施方式提供的移位寄存单元的电路示意图；
[0027]图4为图3所不移位寄存单兀中各彳目号的时序图；
[0028]图5为本发明实施方式提供的移位寄存器的示意图。
[0029]其中，附图标记:
[0030]1:输入模块；2:上拉模块；3:下拉模块；4:下拉控制模块；5:存储模块；6:复位模块。
【具体实施方式】
[0031]以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0032]本发明提供一种移位寄存单元的实施方式。图3为本发明实施方式提供的移位寄存单元的电路示意图。如图3所示，在本实施方式中，所述移位寄存单元包括信号输入端INPUT、输入模块1、上拉模块2、下拉模块3、下拉控制模块4、时钟信号输入端CLK、信号输出端OUTPUT和存储模块5。具体地，所述信号输入端INPUT与所述输入模块1的控制端相连，所述输入模块1的输出端与所述上拉模块2的控制端相连，所述输入模块1用于根据信号输入端INPUT提供的信号控制上拉模块2的开闭；所述上拉模块2的输入端与所述时钟信号输入端CLK相连，所述上拉模块2的输出端与所述信号输出端OUTPUT相连，所述上拉模块2用于在输入模块1的输出信号的控制下将所述信号输出端OUTPUT的输出信号上拉；所述下拉模块3的控制端与所述下拉控制模块4的输出端相连，所述下拉控制模块4的输入端与所述时钟信号输入端CLK相连，所述下拉控制模块4用于根据时钟信号输入端CLK所提供的信号控制所述下拉模块3的开闭；所述下拉模块3用于将信号输出端OUTPUT的输出信号下拉；所述存储模块5的一端与所述上拉模块2的控制端相连，所述存储模块5的另一端与所述低电平输入端VSS相连。
[0033]如图3所示，所述输入模块1包括第一晶体管Ml和第一电压输入端FW，所述第一晶体管Ml的栅极形成为所述输入模块1的控制端，所述第一晶体管Ml的源极与所述第一电压输入端FW相连，所述第一晶体管Ml的漏极形成为所述输入模块1的输出端。
[0034]所述移位寄存单元还包括复位模块6，所述复位模块6用于在充电开始前对所述上拉模块2的控制端进行复位。所述复位模块6包括复位信号输入端Reset和第二晶体管M2 ;所述第二晶体管M2的栅极与所述复位信号输入端Reset相连，漏极与所述上拉模块2的控制端相连，源极与第二电压输入端BW相连，所述第二电压输入端BW能够输入低电平信号。
[0035]所述上拉模块2为第三晶体管M3，所述第三晶体管M3的栅极形成为上拉模块2的控制端，源极形成为上拉模块2的输入端，漏极形成为上拉模块2的输出端。
[0036]所述下拉模块3包括第四晶体管M4，所述第四晶体管M4的栅极形成为所述下拉模块3的控制端，漏极与所述信号输出端OUTPUT相连，源极与所述低电平输入端VSS相连。
[0037]所述下拉模块3还包括第七晶体管M7，所述第七晶体管M7的栅极与所述第四晶体管M4的栅极相连，源极与所述低电平输入端VSS相连，漏极与所述上拉模块2的控制端相连。
[0038]所述下拉控制模块4包括第五晶体管M5和第六晶体管M6，所述第五晶体管M5的栅极和源极相连，以形成为所述下拉控制模块4的输入端，所述第五晶体管M5的漏极与所述第六晶体管M6的漏极相连，并且，所述第五晶体管M5的漏极形成为所述下拉控制模块4的输出端，所述第六晶体管M6的栅极与所述信号输出端OUTPUT相连，所述第六晶体管M6的源极与所述低电平输入端VSS相连，所述第五晶体管M5的宽长比小于所述第六晶体管M6的宽长比。优选地，所述第五晶体管M5的宽长比与所述第六晶体管M6的宽长比之比为1:3 至 1:5。
[0039]所述存储模块5为存储电容C，所述存储电容C的第一端与所述上拉模块2的控制端相连，所述存储电容C的第二端与所述低电平输入端VSS相连。
[0040]图4为图3所示移位寄存单元中各信号的时序图。如图4所示，在tl阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号在tl阶段的前段为低电平，在后段变为高电平；复位信号输入端Reset输出的Reset信号为低电平，
点维持在低电平。基于上述信号的时序，第一晶体管Ml?第三晶体管M3关闭；在0^信号变为高电平时，第五晶体管M5开启，PD点为高电平，从而栅极与ro点连接的第四晶体管M4和第七晶体管M7开启，第四晶体管M4的开启使低电平输入端VSS与信号输出端OUTPUT连接，对信号输出端OUTPUT信号放噪；第七晶体管M7的开启使点与低电平输入端VSS连接，从而维持PU点的电位为低电平。
[0041 ] 在t2阶段，信号输入端INPUT输出的INPUT信号为高电平，时钟信号输入端CLK输出的CLK信号为低电平，复位信号输入端Reset输出的Reset信号为低电平。基于上述信号的时序，第一晶体管Ml开启，第二晶体管M2关闭，第五晶体管M5关闭，PD点的电位会变为低电平，使第四晶体管M4和第七晶体管M7关闭，而PU点的电位会变为高电平，使第三晶体管M3开启，这时，时钟信号输入端CLK与信号输出端OUTPUT连接，信号输出端OUTPUT输出低电平信号。CLK信号还会输入到第六晶体管M6的栅极，使第六晶体管M6关闭。同时，在该阶段，电容C被充电，其可以稳定PU点的电位，降低噪声对点的影响，进而使信号输出端OUTPUT输出的信号稳定。
[0042]在t3阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号为高电平，复位信号输入端Reset输出的Reset信号为低电平。基于上述信号的时序，第一晶体管Ml关闭，第二晶体管M2关闭，第五晶体管M5开启；由于电容C在t2阶段被充电，PU点会维持高电平，以及使第三晶体管M3开启，即时钟信号输入端CLK与信号输出端OUTPUT连接。另外，CLK信号也会输入到第六晶体管M6的栅极，使第六晶体管M6开启。在本实施方式中，通过设置第五晶体管M5和第六晶体管M6的宽长比的比值，例如，第五晶体管M5的宽长比和第六晶体管M6的宽长比的比值为1:5，可以在第五晶体管M5和第六晶体管M6开启的情况下，使点为低电平，从而使第四晶体管M4和第七晶体管M7关闭。可见，信号输出端OUTPUT仅与时钟信号输入端CLK连接，而不会与低电平输入端VSS连接，因此，信号输出端OUTPUT输出高电平信号。
[0043]在t4阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号为低电平，复位信号输入端Reset输出的Reset信号为高电平。基于上述信号的时序，第一晶体管Ml关闭，第二晶体管M2开启，Reset信号被输至点和电容C，将PU点复位，变为低电平，以及电容C被放电；此时，信号输出端OUTPUT会输出低电平信号。
[0044]根据上述，当PU点和CLK信号同时为高电平时，即在t3阶段，通过设置第五晶体管M5的宽长比和第六晶体管M6的宽长比的比值，实现点为低电平，与现有技术相比，这样减少了薄膜晶体管的数量，从而可以简化电路结