构，减小移位寄存单元所占用的面积，进而有助于减小显示装置的边框的宽度。另外，在PU点为低电平，CLK为高电平时，第四晶体管M4和第七晶体管M7开启，PU点和信号输出端OUTPUT与低电平输入端VSS连接，对PU点以及对信号输出端OUTPUT进行降噪，从而可以使减少噪声对PU点电压的影响，使点的电压更加稳定。
[0045]需要说明的是，在上述实施方式中，第一电压输入端FW输入高电平电压，第二电压输入端BW输入低电平电压，但需要说明的是，在实际中，还可以是:第一电压输入端FW输入低电平电压，第二电压输入端BW输入高电平电压，这时，移位寄存单元可以实现反向扫描。从而通过第一电压输入端FW和第二电压输入端BW之间的信号转换，就可以实现双向扫描。
[0046]本发明还提供一种移位寄存器的实施方式。图5为本发明实施方式提供的移位寄存器的示意图。如图5所示，在本实施方式中，所述移位寄存器包括级联的多级移位寄存单元，所述移位寄存单元为本发明上述实施方式提供的移位寄存单元。
[0047]如图5所示，每级移位寄存单元中的复位信号为其下一级移位寄存单元的信号输出端OUTPUT输出的信号。第一级移位寄存单元的信号输入端INPUT所输出的INPUT信号来自于STV信号，其后的移位寄存单元的信号输入端所输出的INPUT信号来自于上一级移位寄存单元的信号输出端OUTPUT的输出信号。
[0048]本发明实施方式提供的移位寄存器，其采用本发明上述实施方式提供的移位寄存单元，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
[0049]本发明还提供一种栅极驱动电路的实施方式。在本实施方式中，所述栅极驱动电路包括移位寄存器，所述移位寄存器采用本发明上述实施方式提供的移位寄存器。
[0050]本发明实施方式提供的栅极驱动电路，其采用本发明上述实施方式提供的移位寄存器，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
[0051]本发明还提供一种显示装置的实施方式。在本实施方式中，所述显示装置包括栅极驱动电路，所述栅极驱动电路采用本发明上述实施方式提供的栅极驱动电路。
[0052]本发明实施方式提供的显示装置，其采用本发明上述实施方式提供的栅极驱动电路，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
[0053]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存单元，包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，其特征在于，所述信号输入端与所述输入模块的控制端相连，所述输入模块的输出端与所述上拉模块的控制端相连，所述输入模块用于根据信号输入端提供的信号控制上拉模块的开闭； 所述上拉模块的输入端与所述时钟信号输入端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块用于在输入模块的输出信号的控制下将所述信号输出端的输出信号上拉； 所述下拉模块的控制端与所述下拉控制模块的输出端相连，所述下拉控制模块的输入端与所述时钟信号输入端相连，所述下拉控制模块用于根据时钟信号输入端所提供的信号控制所述下拉模块的开闭；所述下拉模块用于将信号输出端的输出信号下拉； 所述存储模块的一端与所述上拉模块的控制端相连，所述存储模块的另一端与低电平输入端相连。2.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括第一晶体管和第一电压输入端，所述第一晶体管的栅极形成为所述输入模块的控制端，所述第一晶体管的源极与所述第一电压输入端相连，所述第一晶体管的漏极形成为所述输入模块的输出端。3.根据权利要求2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括复位模块，所述复位模块用于在充电开始前对所述上拉模块的控制端进行复位。4.根据权利要求3所述的移位寄存单元，其特征在于，所述复位模块包括复位信号输入端和第二晶体管； 所述第二晶体管的栅极与所述复位信号输入端相连，漏极与所述上拉模块的控制端相连，源极与第二电压输入端相连，所述第二电压输入端能够输入低电平信号。5.根据权利要求1所述的移位寄存单元，其特征在于，所述上拉模块为第三晶体管，所述第三晶体管的栅极形成为上拉模块的控制端，源极形成为上拉模块的输入端，漏极形成为上拉模块的输出端。6.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉模块包括第四晶体管，所述第四晶体管的栅极形成为所述下拉模块的控制端，漏极与所述信号输出端相连，源极与所述低电平输入端相连。7.根据权利要求6所述的移位寄存单元，其特征在于，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与所述第四晶体管的栅极相连，源极与所述低电平输入端相连，漏极与所述上拉模块的控制端相连。8.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极和源极相连，以形成为所述下拉控制模块的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极相连，并且，所述第五晶体管的漏极形成为所述下拉控制模块的输出端，所述第六晶体管的栅极与所述信号输出端相连，所述第六晶体管的源极与所述低电平输入端相连，所述第五晶体管的宽长比小于所述第六晶体管的宽长比。9.根据权利要求8所述的移位寄存单元，其特征在于，所述第五晶体管的宽长比与所述第六晶体管的宽长比之比为1:3至1:5。10.根据权利要求4所述的移位寄存单元，其特征在于，当所述第一电压输入端输入高电平电压时，所述第二电压输入端输入低电平电压；当所述第一电压输入端输入低电平电压时，所述第二电压输入端输入高电平电压。11.根据权利要求1所述的移位寄存单元，其特征在于，所述存储模块为存储电容，所述存储电容的第一端与所述上拉模块的控制端相连，所述存储电容的第二端与所述低电平输入端相连。12.—种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至11中任意一项所述的移位寄存单元。13.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求12所述的移位寄存器。14.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求13所述的栅极驱动电路。
【专利摘要】本发明提供一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置。所述移位寄存单元包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，信号输入端与输入模块的控制端相连，输入模块的输出端与上拉模块的控制端相连，上拉模块的输入端与时钟信号输入端相连，上拉模块的输出端与信号输出端相连，下拉模块的控制端与下拉控制模块的输出端相连，下拉控制模块的输入端与时钟信号输入端相连，存储模块的一端与上拉模块的控制端相连，存储模块的另一端与低电平输入端相连。上述移位寄存单元可以减少薄膜晶体管的数量，降低占用的面积，以减小边框的宽度；以及，对PU点和信号输出端的信号进行降噪。
【IPC分类】G09G3/3208, G09G3/36, G11C19/28
【公开号】CN105427799
【申请号】CN201610007040
【发明人】冯思林, 李红敏
【申请人】京东方科技集团股份有限公司, 合肥京东方光电科技有限公司
【公开日】2016年3月23日
【申请日】2016年1月5日