0027]图2是根据本发明的第一实施例的移位寄存器的框图。如图2所示，在本发明的实施例中，移位寄存器10包括:上拉控制模块1、上拉模块2、下拉控制模块3、下拉模块4和输出端0P。上拉控制模块I与上拉模块2连接，上拉控制模块I被配置为控制上拉模块2对于输出端OP的电平的上拉。上拉模块2与输出端OP连接，上拉模块2被配置为对于输出端OP的电平进行上拉。下拉控制模块3与下拉模块4连接，下拉控制模块3被配置为控制下拉模块4对于输出端OP的电平的下拉。下拉模块4与输出端OP连接，下拉模块4被配置为对于输出端OP的电平进行下拉。
[0028]在本发明的实施例中，使用上拉控制模块1、上拉模块2、下拉控制模块3、下拉模块4和输出端OP实现移位寄存器，简化了电路结构。
[0029]图3是图2所示的移位寄存器的示意性的电路图。在本发明的实施例中，上拉控制模块I包括控制端、第一端和第二端。具体的，上拉控制模块I包括第一晶体管Tl。第一晶体管Tl的控制端为上拉控制模块I的控制端，第一晶体管Tl的第一端为上拉控制模块I的第一端，第一晶体管Tl的第二端为上拉控制模块I的第二端。
[0030]上拉模块2包括控制端、第一端和第二端。具体的，上拉模块2包括第二晶体管T2和第一电容Cl。第二晶体管T2的控制端为上拉模块2的控制端，第二晶体管T2的第一端为上拉模块2的第一端，第二晶体管T2的第二端为上拉模块2的第二端。第一电容Cl连接在第二晶体管T2的控制端和第一端之间。
[0031]下拉控制模块3包括控制端、第一端和第二端。具体的，下拉控制模块3包括第三晶体管Τ3。第三晶体管Τ3的控制端为下拉控制模块3的控制端，第三晶体管Τ3的第一端为下拉控制模块3的第一端，第三晶体管Τ3的第二端为下拉控制模块3的第二端。
[0032]下拉模块4包括控制端、第一端和第二端。具体的，下拉模块4包括第四晶体管Τ4和第二电容C2。第四晶体管Τ4的控制端为下拉模块4的控制端，第四晶体管Τ4的第一端为下拉模块4的第一端，第四晶体管Τ4的第二端为下拉模块4的第二端。第二电容C2连接在第四晶体管Τ4的控制端和第二端之间。
[0033]此外，上拉控制模块I的控制端与时钟信号端CK连接，第一端与第一输入端STVl连接，第二端与上拉模块2的控制端连接。上拉模块2的第一端与第一电压端VGH连接，第二端与输出端OP连接。下拉控制模块3的控制端与上拉控制模块I的第二端连接，第一端与第二输入端STV2连接，第二端与下拉模块4的控制端连接。下拉模块4的第一端与第二电压端VGL连接，第二端与输出端OP连接。
[0034]在本发明的实施例中，上拉控制模块1、上拉模块2、下拉控制模块3和下拉模块4使用晶体管实现，使得电路结构得到了简化。
[0035]图4是图3所示的移位寄存器的时序图。在本发明的实施例中，移位寄存器的驱动方法包括:
[0036]在第一阶段，第一输入端STVl的信号有效，第二输入端STV2的信号无效，时钟信号端CK的信号有效，第一电压端VGH是高电平，第二电压端VGL是低电平。使得上拉控制模块I导通，上拉模块2导通，下拉控制模块3导通，下拉模块4截止。第一节点A的电压有效，第二节点B的电压无效。输出端OP输出高电平。第一节点A是上拉控制模块I的第二端与上拉模块2的控制端连接的连接点，第二节点B是下拉控制模块3的第二端与下拉模块4的控制端连接的连接点。
[0037]在第二阶段，第一输入端STVl的信号有效，第二输入端STV2的信号无效，时钟信号端CK的信号无效，第一电压端VGH是高电平，第二电压端VGL是高电平。使得上拉控制模块I截止，上拉模块2导通，下拉控制模块3导通，下拉模块4截止。第一节点A的电压有效，第二节点B的电压无效。输出端OP输出高电平。
[0038]在第三阶段，第一输入端STVl的信号无效，第二输入端STV2的信号有效，时钟信号端CK的信号无效，第一电压端VGH是高电平，第二电压端VGL是高电平。使得上拉控制模块I截止，上拉模块2导通，下拉控制模块3导通，下拉模块4导通。第一节点A的电压有效，第二节点B的电压有效。输出端OP输出高电平。
[0039]在第三阶段，下拉模块4由截止变为导通时，会存在不完全导通的过渡阶段，如果在该阶段使得输出端OP输出低电平，将不能得到预期的输出信号。因此，在本发明的实施例中，在第三阶段，使得第二电压端VGL是高电平，输出端OP输出高电平。
[0040]在第四阶段，第一输入端STVl的信号无效，第二输入端STV2的信号无效，时钟信号端CK的信号有效，第一电压端VGH是高电平，第二电压端VGL是低电平。使得上拉控制模块I导通，上拉模块2截止，下拉控制模块3截止，下拉模块4导通。第一节点A的电压无效，第二节点B的电压有效。输出端OP输出低电平。
[0041]在第四阶段，下拉模块4已经完全导通，并且，在包括第二电容C2的情况下，由于第二电容C2的自举作用，使得第二节点B即下拉模块4的控制端的电压的绝对值远大于下拉模块4的导通阈值电压的绝对值，能够很好的保证下拉模块4的导通状态。因此，在本发明的实施例中，在第四阶段，使得第二电压端VGL是低电平，输出端OP输出低电平。
[0042]在第五阶段，第一输入端STVl的信号无效，第二输入端STV2的信号无效，时钟信号端CK的信号无效，第一电压端VGH是高电平，第二电压端VGL是高电平。使得上拉控制模块I截止，上拉模块2截止，下拉控制模块3截止，下拉模块4导通。第一节点A的电压无效，第二节点B的电压有效。输出端OP输出高电平。
[0043]在第六阶段，第一输入端STVl的信号有效，第二输入端STV2的信号无效，时钟信号端CK的信号无效，第一电压端VGH是高电平，第二电压端VGL是高电平。使得上拉控制模块I截止，上拉模块2截止，下拉控制模块3截止，下拉模块4导通。第一节点A的电压无效，第二节点B的电压有效。输出端OP输出高电平。
[0044]在本发明的实施例中，为了描述方便，以输出端OP输出低电平脉冲信号进行了说明，但是这并不是对于本发明的限制。例如，如果在每个阶段都将第一电压端VGH以及第二电压端VGL的电平进行反向，输出端OP就可以输出相反的高电平的脉冲信号。因此，根据本发明的实施例提供的移位寄存器，在不改变电路结构的情况下，可以向像素电路提供不同的信号。
[0045]上述描述中，信号/电压“有效”是指该信号/电压被施加到移位寄存器中的对应模块的控制端时，能够使得该模块导通，信号/电压“无效”是指该信号/电压被施加到移位寄存器中的对应模块的控制端时，能够使得该模块截止。如图3所示，在本发明的实施例中，为了描述方便，以移位寄存器的模块中的晶体管为P型晶体管为例进行了说明，此时，有效信号/电压是低电平的信号/电压，无效信号/电压是高电平的信号/电压，但是这并不是对于本发明的限制。例如，移位寄存器的模块中的晶体管也可以是N型的晶体管，此时，有效信号/电压是高电平的信号/电压，无效信号/电压是低电平的信号/电压。因此，根据本发明的实施例提供的移位寄存器，在不改变电路结构的情况下，可以使用不同类型的晶体管。
[0046]此外，在本发明的实施例中，由于第二电压端VGL的状态与时钟信号端CK相同，因此，第二电压端VGL可以与时钟信号端CK连接。这样进一步的简化了电路结构。
[0047]图5是根据本发明的第二实施例的栅极驱动电路的示意性的结构图。栅极驱动电路，包括多个级联的上述的移位寄存器10，移位寄存器10的输出端OP被配置为向相对应的像素电路提供栅极驱动信号。其中，一级的移位寄存器10的上拉控制模块I和输出端OP与下一级的移位寄存器10连接。
[0048]具体而言，一级的移位寄存器10的第一节点A与下一级的移位寄存器的第一输入端STVl连接，一级的移位寄存器10的输出端OP与下一级的移位寄存器10的第二输入端STV2连接。
[0049]图6是图5所示的栅极驱动电路的时序图。如图6所示，3个时钟信号分别施加到三个级联的移位寄存器10(以Gl、G2和G3表示)的时钟信号端CKl、CK2和0(3。3个时钟信号的信号波形相同，在时序上相差1/3个时钟周期。