专利名称：形成半导体器件的硬掩模图案的方法
技术领域：
本发明涉及一种制造半导体器件的方法，以及更具体地，涉及一种 形成硬掩模图案的方法，其中图案的间距小于所使用膝光设备的分辨率。
技术背景光刻工艺中形成的图案的最小间距根据漆光设备中使用的暴露光的 波长而变化。随着半导体器件集成程度的快速提高，必须使用波长短于 目前所使用波长的光来减少图案的间距。为此目的，可以使用X射线或 电子束，但是它们由于技术问题、生产率等仍然处在试验阶段。因此已 经建议使用两次膝光和蚀刻工艺(DEET)。图1A到1C是描述传统的两次瀑光蚀刻工艺的图。参照图1A，将第一光刻胶PR1涂布在蚀刻目标层11和半导体衬底 10上。在通过曝光和显影过程将第一光刻胶PR1图案化之后，使用该图案 化后的第一光刻胶PR1作为掩模蚀刻该蚀刻目标层11。此时被蚀刻的蚀 刻目标层11的线宽为150 nm和间隔宽度为50 nm。除去第一光刻胶PR1。将第二光刻胶PR2涂布在整个表面上。如图 1B中所示，通过膝光和显影过程将第二光刻胶PR2图案化，以使部分 蚀刻目标层ll暴露。通过4吏用图案化后的第二光刻胶PR2作为掩模，再次蚀刻该蚀刻目 标层11，由此形成线宽和间隔宽度为50 irni的困案，如困1C中所示。 f^除去第二光刻胶PR2。在DEET中，在第二光刻胶PR2的瀑光处理期间的空间成像套刻精 度(overlay accuracy)与最终图案的临界尺寸(CD)变化直接相关。现 实中曝光设备的空间成像套刻精度难以控制在IO nm以下，由此使得难 以减少最终图案的CD变化。此外，还难以控制二次瀑光期间通过光学 邻近校正(optical proximity correction, OPC)进行的电路分离。发明内容本发明的一个实施方案涉及一种形成半导体器件的硬掩模图案的方 法，其中所述图案的间距小于所使用膝光设备的分辨率。在一个实施方案中，形成半导体器件的硬掩模图案的方法包括如下 步骤在其中形成蚀刻目标层的半导体衬底上形成第一硬掩模层和第二 硬掩模层；在所述第二硬掩模层上形成第一图案；在所述第一图案的表 面上形成隔离物；在其中形成隔离物的第一图案之间形成第二图案；除 去所述隔离物；和使用第一图案和第二图案作为蚀刻掩模通过蚀刻工艺 蚀刻所述第二硬掩模层和第一硬掩模层，从而形成硬掩模图案。在一个实施方案中，在半导体器件上形成硬掩模困案的方法包括 在半导,底上形成第一硬掩模层和第二硬掩模层；在第二硬掩模层上 形成第一类型的第一和第二图案；在所述第一类型的笫一和第二图案上 分别形成第一和第二覆盖层，所述第一和第二覆盖层与相应的第 一类型 的图案共形，所述第一和第二覆盖层限定它们彼此之间的间隔并且设置 为暴露下面的层；形成填充层以填充第一和第二覆盖层之间限定的间隔； 除去第一和第二覆盖层以提供第一类型的第一图案、第一类型的 第二图案、和设置在第一类型的第一和第二图案之间的附加图案；使用 第一类型的第一图案、第一类型的第二图案和附加图案蚀刻所述第二硬^^^和第一硬掩模层，以得到^^y^模困案。在另一个实施方案中，在半导体器件上形成硬掩模图案的方法包括 在半导体衬底上形成第一硬掩模层。在第一硬掩模层上形成第一和第二结构，所述第一和第二结构由相同的材料制成，第一和第二结构限定第 一间距。在所述第一和第二结构上分别形成第一和第二覆盖层，所述第 一和第二覆盖层分别与第 一和第二结构共形，笫 一和笫二覆盖层限定它 们彼此之间的间隔，并且设置为暴露下面的层，形成填充层以填充第一 和第二覆盖层之间限定的间隔。除去第一和第二覆盖层以提供所述第一
结构、第二结构和设置在第一和第二结构之间的第三结构，第一和第三 结构限定第二间距，第二和第三结构限定第三间距。分别4吏用所述第一、 第二和第三结构蚀刻第一硬4^模层，以得到第一、第二和第三 硬掩模图案。在另一个实施方案中，该方法进一步包括在第一硬掩模层之下提供 第二硬掩模层，其中蚀刻步骤包括蚀刻所述第 一和第二硬掩模层以得到 第一、第二和第三硬掩模图案，各个硬掩模图案包括所述第一和 第二硬掩絲。在另一个实施方案中，所述衬底限定了致密区和隔离区，致密区每 单位面积具有比隔离区更多的晶体管。该方法进一步包括在填充区域上 提供图案，其中所述图案覆盖致密区并且暴露隔离区，以使提供在隔离区的部分填充层暴露；以及除去隔离区中暴露的填充层，同时使致密区 中的填充层保持完整。所述填充层包括在玻璃上旋涂层(spin on glass )。 所述困案是光刻胶图案。采用相同的工艺除去所述图案和第一以及第二覆盖层o在另一个实施方案中，所述第一间距大于第二间距或第三间距，第二 和第三间距基^f目同。第二或第三间距的尺寸小于用于形成第一和第二 结构的漆光设备的最大分辨率。
图1A到1C是描述传统二次曝光蚀刻技术的示意图。 图2到9是描述根据本发明一个实施方案形成半导体器件的硬掩模 图案的方法的截面图。
具体实施方式
将参照附图进行描述^本发明的一个具体实施方案。 参照图2，半导体衬底IO包括M单元区域Ce11、选择晶体管区域 ST和外围区域Peri。存储单元区域Cell是形成单元晶体管的区域。选择
晶体管区域ST包括漏线择线(DSL)和源絲择线(SSL)。外围区域Peri 包括夕卜围电路。在半导体衬底100上形成蚀刻目标层101。蚀刻目标层101包括SUt 层101a、用于浮置栅极的导电层101b、介电层101c、用于控制栅极的导 电层101d和绝缘层101e。该实施方案通过用以下方法描述其中硬掩模 图案用于形成存储单元和晶体管的栅极图案。第一硬掩模层102A形成在 蚀刻目标层101上。第一硬掩模层102A包括无定形碳。第a掩模层102B形成在第一硬掩模层102A上。第二硬掩^ 102B包括SiON或氮化物。随后将多晶硅层103形成在第4掩模102B 上。参照图3,底部抗^JN"涂布(BARC)层104形成在多晶珪层103上。 在将光刻胶涂布到BARC层104上之后，进行瀑光和显影处理以形成第 一光刻胶图案105。参照图4，蚀刻工艺采用第一光刻胶图案105作为掩模进行，以 蚀刻BARC层104和多晶硅层103，使第二硬掩絲102B暴露。这样由 多晶硅层103形成多晶硅图案103P。第一光刻胶图案105和BARC层104 通过剥离(strip)处理除去。参照图5，覆盖层106形成在多晶硅图案103P的侧壁和顶部。该覆 盖层106由无定形碳形成。覆盖层106可以通过进行30到70秒的预处 理过程、进行5到15秒的胶粘层沉积处理、以及进行2到10秒的/Ml 聚合物处理至少一次来形成。在此情况下，进行该工艺所用的时间可以 根据覆盖层106的厚度决定。在预处理之后进行胶粘层沉积处理和氟碳 聚合物处理，可以进一步进行聚合物击穿(break-through)处理。该聚 合物击穿处理可以在有必凍—t菱盖层106的轮廓更好时进行或者在相邻 覆盖层106连接时进行。如M盖层106通过上述方法形成，则该;W 层形成为与多晶硅图案103P共形，并且具有基本恒定的厚度。因此，覆 盖层106的侧壁基本是垂直的。参照图6,玻璃上旋涂(SOG)层107形成在包括覆盖层106的表面上。 SOG层107填充围绕多晶硅图案103P的覆盖层106之间的间隔。 参照图7,第二光刻胶图案108形成在SOG层107上，以在存储单 元区域Cell保留SOG层107,在存储单元区域Cell中将要致密地形成 栅极图案，并且除去其中不会致密地形成栅极图案的其他区域中的 SOG层107(例如ST和Peri)。形成在选择晶体管区域ST和外围区域Peri上的SOG层107通过釆 用第二光刻胶图案108由蚀刻工艺除去。在形成第二光刻胶图案108之 前，可以形成BARC层以防止用于形成第二光刻胶图案108的暴露工艺 中的漫>^射。优选SOG层107通过湿法蚀刻工艺除去。如果SOG层107 通过干法蚀刻工艺除去，则第二硬掩模层102B可以使用氮化物(SiN)代替 掺杂氧的氮化物(SiON)沉积，以改进用第二硬掩模层102B的蚀刻选择性。参照图8，除去第二光刻胶图案108。 SOG图案107P形成在存储单 元区域Cell,在存储单元区域Cell中将要致密地形成栅极图案。可以采 用氧气等离子体除去第二光刻胶图案108。在这种实施方式中也同时除去 覆盖层106。因此，由于不需要除去覆盖层106的附加工艺，处理时间可 以缩短并且可以节约成本。参照图9,通过采用多晶硅图案103P和SOG图案107P作为蚀刻掩模 的蚀刻工艺顺序蚀刻第二硬掩模层102B和第一硬掩模层102A。除去多 晶硅图案103P和SOG图案107P。形成包括第一和第二硬掩模的硬掩模 图案102P。蚀刻目标层101通过采用硬掩模图案102P进行蚀刻以在存 储单元区域Cell 、选择晶体管区域ST和外围区域Peri形成栅极图案。如上述在有关快闪存储器件中进行栅极蚀刻处理的内容中已经描述 了本发明。但是本发明可以应用于其他类型的蚀刻工艺中，例如隔离沟 槽蚀刻工艺和接触蚀刻工艺。本发明还可以应用于各种半导体器件，例 如DRAM、 SRAM、 NAND快闪存储器或NOR快闪存储器。如上所述，根据本发明，使用光刻胶图案通过暴光工艺形成第一图 案，采用无定形碳将覆盖层(或隔离物)形成在第一图案的侧壁上，填充第一图案之间的间隔，由此形成第二硬掩模图案。因此可以形成间距小于 膝光设备的M率的掩模。
此外，可以通过单次爆光法而非二次曝光法形成具有致密图案和灵 敏的空间成像套刻精度的单元困案。因此可以防止由二次膝光法中小的 空间成像套刻容限而引起的图案尺寸变化。此外，由于隔离物使用无定形碳形成，因此可以减少处理步骤的数 目，可以缩短处理时间和可以节约成本。本发明的上述实施方案只是描述性的，而非限制性。可以有各种变 化和等同方案，鉴于本发明的公开，其他显而易见的添加、减少或改进 视为落入所附权利要求的范围内。
权利要求
1.一种在半导体器件上形成硬掩模图案的方法，所述方法包括在半导体衬底上形成第一硬掩模层和第二硬掩模层；在所述第二硬掩模层上形成第一类型的第一和第二图案；在所述第一类型的第一和第二图案上分别形成第一和第二覆盖层，所述第一和第二覆盖层与相应的第一类型图案共形，第一和第二覆盖层限定它们彼此之间的间隔，并且设置为暴露下面的层；形成填充层以填充第一和第二覆盖层之间限定的间隔；除去所述第一和第二覆盖层以提供第一类型的第一图案、第一类型的第二图案、和设置在第一类型的第一和第二图案之间的附加图案；和使用所述第一类型的第一图案、第一类型的第二图案、和附加图案蚀刻所述第二硬掩模层和第一硬掩模层以得到硬掩模图案。
2. 权利要求1的方法，其中所述衬底限定了致密区和隔离区，所述 致密区每单位面积具有比隔离区更多的晶体管，所述方法进一步包括在填充区域上提供第二类型的图案，其中所述第二类型的图案覆盖 在致密区并i暴露隔离区，以使提供在隔离区的部分填充层暴露；和 除去隔离区中暴露的填充层，同时使致密区中的填充层保持完整。
3. 权利要求2的方法，进一步包括除去所述第二类型的图案，其中所述第一和第二覆盖层采用相同的 方法除去以除去第二类型的图案。
4. 权利要求1的方法，其中所述第一和第二覆盖层釆用无定形碳形成。
5. 权利要求l的方法，其中所述第一和第二覆盖层设置为具有基本 相同的厚度。
6. 权利要求l的方法，其中所述第一硬掩模层由无定形碳形成。
7. 权利要求1的方法，其中所述第二硬掩模层由SiON形成。
8. 权利要求l的方法，其中所述第4掩模层由氮化物形成。
9. 权利要求1的方法，其中所述第一类型的第一和第二困案由多晶 硅形成，其中所述下面的层是第二硬4^模层。
10. 权利要求l的方法，其中所述填充层由玻璃上旋涂形成(SOG)。
11. 一种在半导体器件上形成硬掩模图案的方法，所述方法包括 在半导体衬底上形成第 一硬l^模层；在所迷第一硬^^模层上形成第一和第二结构，所述第一和第二结构 用相同的材料形成，第一和第二结构限定第一间距；在所述第一和第二结构上分别形成第一和第二覆盖层，所述第一和 第二覆盖层分别与第一和第二结构共形，第一和第二袭盖层限定它们彼 此之间的间隔，并且设置为暴露下面的层；形成填充层以填充所述第 一和第二覆盖层之间限定的间隔；除去第一和第二覆盖层以提供第一结构、第二结构和设置在第一和 第二结构之间的第三结构，所述第一和第三结构限定第二间距，第二和 第三结构限定第三间距；和使用第 一、第二和第三结构蚀刻所述第一硬掩模层以分别得到第一、第二和第三;SM^模图案。
12. 权利要求ll的方法，进一步包括在第一硬掩模层之下提供第二硬掩模层，其中所述蚀刻步骤包括 蚀刻第一和第二硬掩模层以得到第一、第二和第三硬掩模图案，各个 硬掩模图案都包括第一和第二硬掩模层。
13. 权利要求11的方法，其中所述衬底限定了致密区和隔离区，所 述致密区每单位面积具有比隔离区更多的晶体管，所述方法进一步包括在填充区域上提供图案，其中所述图案覆盖在致密区并且暴露隔离 区，以使提供在隔离区的部分填充层暴露；和除去隔离区中暴露的填充层，同时使致密区中的填充层保持完整。
14. 权利要求13的方法，其中所述填充层包括玻璃上旋涂层。
15. 权利要求14的方法，其中所述图案是光刻胶图案。
16. 权利要求15的方法，其中所述图案以及第一和第二覆盖层使用 相同的方法除去。
17. 权利要求11的方法，其中所述第一间距大于第二间距或第三 间距，第二和第三间距基本相同。
18.权利要求17的方法，其中所述第二或第三间距的尺寸小于用于 形成所述第 一和第二结构的膝光设备的最大分辨率。
全文摘要
一种在半导体器件上形成硬掩模图案的方法，包括在半导体衬底上形成第一硬掩模层；在所述第一硬掩模层上形成第一和第二结构，所述第一和第二结构用相同的材料形成，第一和第二结构限定第一间距；在所述第一和第二结构上分别形成第一和第二覆盖层，所述第一和第二覆盖层分别与第一和第二结构共形，第一和第二覆盖层限定它们彼此之间的间隔，并且设置为暴露下面的层；形成填充层以填充所述第一和第二覆盖层之间限定的间隔；除去第一和第二覆盖层以提供第一结构、第二结构和设置在第一和第二结构之间的第三结构，所述第一和第三结构限定第二间距，第二和第三结构限定第三间距；和使用第一、第二和第三结构蚀刻所述第一硬掩模层以分别得到第一、第二和第三硬掩模图案。
文档编号G03F1/14GK101154031SQ20071000060
公开日2008年4月2日 申请日期2007年1月9日 优先权日2006年9月29日
发明者郑宇荣 申请人:海力士半导体有限公司