专利名称：掩模及使用该掩模形成半导体器件的方法
技术领域：
本发明涉及用于制造半导体器件的掩模以及使用该掩模形成半 导体器件的方法。
背景技术：
随着半导体器件的集成度变高，半导体器件的尺寸减小。特别 是对于闪存来说，不得不将更多器件集成在半导体基板上，以增加存 储器的存储容量。因此，半导体器件的密度增加，并且电路构造变得 更复杂。
图1示出包含闪存10的漏极触点40的传统半导体器件的平面 图。 -
漏极触点40非常密集地布置在第一栅极20与第二栅极30之间， 其中第一栅极20为漏极选择线，而第二栅极30为对应于垫块区(mat region) 15边缘处的漏极选择线的源极选择线。
图2是图1所示漏极触点部分③的放大图。
随着半导体器件的集成度变高，相邻漏极触点40之间的间隔 "D"以及节距"P"减小。因此，在漏极触点40之间发生桥接错误 的可能性增加。此外，漏极触点40与各栅极20、 30之间的距离"G" 大于漏极触点40之间的间隔"D"。
图3示出漏极触点形成工序已完成的传统半导体器件的视图。 参照图3，在高度集成的器件中，漏极触点的尺寸⑦以及漏极触 点之间的间隔③减小。因此，在相邻漏极触点之间的距离最小的区域 (即，中央区域)中发生桥接错误的可能性最高。 图4示出在光刻掩模中形成的传统图案的视图。 参照图4，掩模50上限定漏极触点区的图案60线性地布置。当 图案60线性配置时，与图3的模拟结果类似，漏极触点40之间的由图案60形成的间隔变窄，从而增加发生桥接错误的可能性。
图5示出在光刻工序中入射光的辐射强度集中的区域的视图。图
6是示出模拟结果的视图。
当曝光能量通过掩模50时，辐射强度集中在限定漏极触点区的 图案60的中央区域70上。
因此，如果辐射强度最集中的区域彼此相邻，则介于中央区域 之间的间隔区域也由于入射光的相互作用而暴露于光中。在此情况 下，漏极触点在后续工序中可能在中央区域之间发生桥接。
图7a至7e示出根据聚焦深度(Depth of Focus， DOF)而形成 漏极触点的视图。
图7a示出以最佳聚焦正常形成的漏极触点。图7b示出在产生 +散焦(defocus)时形成的漏极触点。图7c示出在产生十+散焦时 形成的漏极触点。图7(1示出在产生+ + +散焦时形成的漏极触点。
在产生+ + +散焦并且漏极触点线性配置的情况下，漏极触点 的尺寸迅速减小。
此外，图76示出产生+ + + +散焦。在此情况下，未形成漏极 触点。
也就是说，当漏极触点线性配置时，工序裕量(process margin)降低。
发明内容
本发明的实施例旨在改进光刻掩模的图案结构，以改善形成半 导体器件的工序裕量。
根据本发明的一个实施例， 一种用于制造半导体器件的掩模包 括形成在第一列中的第一触点图案以及形成在第二列中的第二触点 图案。每个第一列形成在相邻第二列之间。每个第一列中的第一触点 图案与其它第一列中的第一触点图案排列成直线。每个第二列中的第
二触点图案与其它第二列中的第二触点图案排列成直线。每个第一列 中的第一触点图案与第二列中的第二触点图案不排列成直线。
所述第一触点图案以及所述第二触点图案都形成漏极触点。所述漏极触点形成在快闪栅极的漏极选择线与源极选择线之间。所述第 一触点图案形成为在一端比所述第二触点图案更接近所述漏极选择 线与所述源极选择线中的一个，所述第二触点图案形成为在另一端比 所述第一触点图案更接近所述漏极选择线与所述源极选择线中的另 一个。每个第一触点图案包括多个对准的第一散射空间图案，每个第 二触点图案包括多个对准的第二散射空间图案。所述第一散射空间图 案与所述第二散射空间图案不对准。每个第一触点图案中的相邻第一 散射空间图案之间的间隔小于通过光刻工序来形成图案的最小线宽。
根据本发明的一个实施例， 一种制造半导体器件的方法包括 在半导体基板上形成绝缘层；在所述绝缘层上形成光阻层；以及利用 掩模将所述光阻层曝光以形成光阻图案。所述掩模包括形成在第一列 中的第一触点图案以及形成在第二列中的第二触点图案。每个第一列 形成在相邻第二列之间。每个第一列中的第一触点图案与其它第一列 中的第一触点图案排列成直线。每个第二列中的第二触点图案与其它 第二列中的第二触点图案排列成直线。每个第一列中的第一触点图案
与第二列中的第二触点图案不排列成直线。
一种用于制造半导体器件的掩模包括形成在第一列中的第一触 点图案以及形成在第二列中的第二触点图案。每个第一列形成在相邻 第二列之间。每个第一列中的多个第一触点图案与其它第一列中的多
个第一触点图案排列成直线。每个第二列中的多个第二触点图案与其 它第二列中的多个第二触点图案排列成直线。每个第一列中的多个第
一触点图案与第二列中的多个第二触点图案不排列成直线。
图1示出传统半导体器件的平面图。
图2是图1所示漏极触点部分的放大平面图。
图3示出传统半导体器件的平面图。
图4示出在光刻掩模中形成的传统图案的视图。
图5示出在光刻工序中入射光的辐射强度集中的区域的视图。
图6是示出使用传统光刻掩模的模拟结果的视图。图7a至7e示出在使用图6的掩模时根据聚焦深度(DOF)而 形成漏极触点的视图。
图8示出在根据本发明的光刻掩模中形成的图案的视图。
图9示出包括散射空间图案(scattering space pattern)的图案的视图。
图IO是示出使用根据本发明的光刻掩模的模拟结果的视图。 图lla至lie示出在使用本发明的掩模时根据聚焦深度而形成 漏极触点的视图。
具体实施例方式
图8示出在根据本发明的光刻掩模中形成的图案的视图。
本发明的光刻掩模150包括限定在第一线图案120与第二线图 案130之间的第一触点图案160和第二触点图案165。第一线图案120 以及第二线图案130沿着掩模150的相对边缘延伸。第一触点图案 160以及第二触点图案165形成触点图案对，使得在一端第一触点厨 案160定位为比第二触点图案165更接近第二线图案130，而在相对 端第一触点图案160定位为比第二触点图案165更远离第一线图案 120。因此，每个第一触点图案160的中央区域更接近第二线图案 130 ，每个第二触点图案165的中央区域更接近第一线图案120。
此外，可以将第二触点图案165与第一线图案120之间的间隔 Gl以及第一触点图案160与第二线图案130之间的间隔G2控制在 光刻装置所允许的范围内。
由于第一触点图案160和第二触点图案165的上述构造，在光 刻工序中入射光的辐射强度集中的第一触点图案160和第二触点图 案165的中央区域不是对准的。因此，用于形成第一触点图案160 和第二触点图案165的工序裕量增加。
此外，为增加工序裕量，可以将第一触点图案160以及第二触 点图案165形成为散射空间图案，而不是图8中所示的条状图案。
图9示出包括散射空间图案的图案的视图。
参照图9，散射空间掩模150S包括第一散射空间图案160S以及第二散射空间图案165S。第一散射空间图案160S在掩模150S的 相对边缘之间的多列中竖直地对准，第二散射空间图案165S也在掩 模150S的相对边缘之间的多列中竖直地对准。每列第一散射空间图 案160S形成在相邻列第二散射空间图案165S之间。此外，每个第 一散射空间图案160S与另一列中的第一散射空间图案160S排列成 直线，每个第二散射空间图案165S与另一列中的第二散射空间图案 165S排列成直线。然而，每个第一散射空间图案160S与相邻列中的 对应第二散射空间图案165S不排列成直线。因此，每个第一散射空 间图案160S的中央区域170与对应第二散射空间图案165S的中央 区域175不排列成直线。在一个实施例中，相同列中的相邻第一散射 空间图案160S的间隔以及相同列中的相邻第二散射空间图案165S 的间隔都形成为小于通过光刻工序形成图案的最小线宽。
因为在光刻工序中辐射强度集中在每个散射空间图案160S、 165S的中央区域170、 175中，因此，当第一散射空间图案160S的 中心与第二散射空间图案165S的中心对准时，可能发生桥接错误。 因此，如图9中所示，相邻列中的散射空间图案160S、 165S不对准。
图IO是示出使用根据本发明的光刻掩模的模拟结果的视图。光 刻工序条件设定为使得曝光宽容度(Exposure Latitude, EL)能被控 制为12.0%并且聚焦深度为0.40微米。
将相邻图案形成为不对准，使得每个图案的中心与相邻列中对 应图案的中心不排成直线。因此，非对准的相邻图案的中央区域使集 中在图案中央部分的光的交互效应降低。
如上所述，在本发明中，发生桥接错误的可能性远低于图案线 性排列的情况下的可能性。因此，漏极触点的尺寸能形成为相对较大， 从而更稳定地形成漏极触点。
图lla至lie示出在使用本发明的掩模时根据聚焦深度而形成 漏极触点的视图。
在半导体基板上形成第一线图案120以及第二线图案130。
当半导体器件为闪存时，第一线图案120为用于形成快闪栅极 的漏极选择线的图案，而第二线图案130为用于形成源极选择线的图案。
在第一线图案120与第二线图案130之间的区域中依次形成层
间介电层(未示出)以及光阻层(未示出)。
使用图8或图9所示的掩模，使光阻层曝光并显影，以便形成 光阻图案(未示出)。使用光阻图案作为蚀刻掩模而选择性地蚀刻层 间介电层，以形成漏极触点孔。
在用于形成光阻图案的光刻工序中，根据聚焦深度而获得图lla 至图lie的结果。
图lla示出以最佳聚焦形成的漏极触点。图lib至图lie分别 示出使用+散焦、++散焦、+ + +散焦以及+ + + +散焦形成的漏 极触点。
比较图lla至图lle与图7a至图7e可以看出，使用由非对准的 相邻触点图案限定的掩模能够改善工序能力。
在上述实施例中，本发明的存储器件为闪存。然而，这不是限' 制性的。也就是说，可以应用本发明来形成用于制造不同类型的半导-体器件的掩模图案。在形成密集触点或虚拟(dummy)触点时也能应 用本发明。此外，光刻工序可以应用于使用I-线、氟化氪(Krypton Fluoride, KrF)、氟化氩(Argon Fluoride, ArF)、极紫外线(Extreme Ultraviolet, EUV)或氟(Fluorine, F2)的情况。
本发明通过将光刻掩模形成为使得相邻图案不对准，从而改善 光刻工序裕量。相应地，本发明能改善半导体器件的临界尺寸 (Critical Dimension, CD)均一性，减少桥接错误，并增加聚焦深 度范围，从而提高半导体器件的产出率并改善可靠度。
本领域技术人员可以认识到，可以在不脱离本发明的精神的情 况下进行各种修改和变型。因此，本发明涵盖落入所附权利要求书及 其等同物的范围内的修改和变型。
本申请要求2007年10月31日提交的韩国专利申请No. 10-2007-0110682的优先权，该韩国专利申请的全部内容以引用的方 式并入本文。
权利要求
1. 一种用于制造半导体器件的掩模，所述掩模包括第一触点图案以及第二触点图案，所述第一触点图案形成在第一列中并且所述第二触点图案形成在第二列中，每个第一列形成在相邻第二列之间，其中，每个第一列中的第一触点图案与其它第一列中的第一触点图案排列成直线，每个第二列中的第二触点图案与其它第二列中的第二触点图案排列成直线，以及每个第一列中的第一触点图案与第二列中的第二触点图案不排列成直线。
2. 根据权利要求1所述的用于制造半导体器件的掩模，其中， 所述第一触点图案以及所述第二触点图案都形成漏极触点。
3. 根据权利要求2所述的用于制造半导体器件的掩模，其中， 所述漏极触点形成在快闪栅极的漏极选择线与源极选择线之间。
4. 根据权利要求3所述的用于制造半导体器件的掩模，其中， 所述第一触点图案形成为在一端比所述第二触点图案更接近所述漏极选择线与所述源极选择线中的一个，所述第二触点图案形成为 在相对端比所述第一触点图案更接近所述漏极选择线与所述源极选 择线中的另一个。
5. 根据权利要求l所述的用于制造半导体器件的掩模，其中， 每个第一触点图案包括多个对准的第一散射空间图案，每个第二触点图案包括多个对准的第二散射空间图案。
6. 根据权利要求5所述的用于制造半导体器件的掩模，其中，所述第一散射空间图案与所述第二散射空间图案不对准。
7. 根据权利要求6所述的用于制造半导体器件的掩模，其中， 每个第一触点图案中的相邻第一散射空间图案之间的间隔小于通过光刻工序来形成图案的最小线宽。
8. —种制造半导体器件的方法，所述方法包括 在半导体基板上形成绝缘层；在所述绝缘层上形成光阻层；以及利用掩模将所述光阻层曝光以形成光阻图案，所述掩模包括第 一触点图案以及第二触点图案，所述第一触点图案形成在第一列中并 且所述第二触点图案形成在第二列中，其中，每个第一列形成在相邻第二列之间，每个第一列中的第一触点图案与其它第一列中的第一触点图案 排列成直线， -每个第二列中的第二触点图案与其它第二列中的第二触点图案排列成直线，以及每个第一列中的第一触点图案与第二列中的第二触点图案不排 列成直线。
9. 根据权利要求8所述的方法，其中，所述第一触点图案以及所述第二触点图案都形成漏极触点。
10. 根据权利要求9所述的方法，其中，所述漏极触点形成在快闪栅极的漏极选择线与源极选择线之间。
11. 根据权利要求IO所述的方法，其中，所述第一触点图案形成为在一端比所述第二触点图案更接近所 述漏极选择线与所述源极选择线中的一个，所述第二触点图案形成为在相对端比所述第一触点图案更接近所述漏极选择线与所述源极选 择线中的另一个。
12. 根据权利要求8所述的方法，其中，每个第一触点图案包括多个对准的第一散射空间图案，每个第 二触点图案包括多个对准的第二散射空间图案。
13. 根据权利要求12所述的方法，其中， 所述第一散射空间图案与所述第二散射空间图案不对准。
14. 根据权利要求13所述的方法，其中，每个第 一触点图案中的相邻第 一散射空间图案之间的间隔小于 通过光刻工序来形成图案的最小线宽。
15. —种用于制造半导体器件的掩模，所述掩模包括第一触点 图案以及第二触点图案，所述第一触点图案形成在第一列中并且所述 第二触点图案形成在第二列中，其中，每个第一列形成在相邻第二列之间，每个第一列中的多个第一触点图案与其它第一列中的多个第一 触点图案排列成直线，每个第二列中的多个第二触点图案与其它第二列中的多个第二 触点图案排列成直线，以及每个第一列中的多个第一触点图案与第二列中的多个第二触点 图案不排列成直线。
16. 根据权利要求15所述的用于制造半导体器件的掩模，其中， 所述第一列以及所述第二列都形成漏极触点。
17. 根据权利要求16所述的用于制造半导体器件的掩模，其中， 所述漏极触点形成在快闪栅极的漏极选择线与源极选择线之间。
18. 根据权利要求17所述的用于制造半导体器件的掩模，其中， 所述第一列形成为在一端比所述第二列更接近所述漏极选择线与所述源极选择线中的一个，所述第二列形成为在相对端比所述第一 列更接近所述漏极选择线与所述源极选择线中的另一个。
19. 根据权利要求15所述的用于制造半导体器件的掩模，其中， 所述第一触点图案以及所述第二触点图案包括散射空间图案。
20. 根据权利要求15所述的用于制造半导体器件的掩模，其中， 每个第一列中的相邻第一触点图案之间的间隔小于通过光刻工序来形成图案的最小线宽。
全文摘要
本发明公开一种掩模及使用该掩模形成半导体器件的方法，所述掩模形成有第一列中的第一触点图案以及第二列中的第二触点图案。每个第一列形成在相邻第二列之间。每个第一列中的第一触点图案与其它第一列中的第一触点图案对准。每个第二列中的第二触点图案与其它第二列中的第二触点图案对准。每个第一列中的第一触点图案与第二列中的第二触点图案不对准。使用该掩模执行图案化，以确保触点图案的尺寸并且改善制造半导体器件时的工序裕量。
文档编号G03F1/00GK101424875SQ20081013238
公开日2009年5月6日 申请日期2008年7月16日 优先权日2007年10月31日
发明者文载寅 申请人:海力士半导体有限公司