像素结构及像素阵列基板的制作方法
【专利摘要】本发明公开了一种像素结构，包括基板、设置于基板上的薄膜晶体管、覆盖于薄膜晶体管与基板上的第一绝缘层、共用电极、连接电极、第二绝缘层以及像素电极。薄膜晶体管包含有一漏极。第一绝缘层具有一第一开口，曝露出漏极。共用电极与连接电极设置于第一绝缘层上。连接电极延伸至第一开口内与漏极电性连接，且连接电极与共用电极电性绝缘。第二绝缘层覆盖于第一绝缘层、连接电极与共用电极上，且具有一第二开口，曝露出连接电极。像素电极设置于第二绝缘层上，并通过第二开口与连接电极电性连接。借此，可有效地提升像素结构的开口率。
【专利说明】像素结构及像素阵列基板
【技术领域】
[0001]本发明涉及一种像素结构及像素阵列基板，特别是涉及一种具有提升像素开口率的像素结构及像素阵列基板，也就是一种HUA(HannStar Ultra-highAperture)的技术。
【背景技术】
[0002]液晶显示面板具有外型轻薄、耗电量少以及无辐射污染等特性，已被广泛地应用在笔记本计算机(notebook)、个人数码助理(PDA)等携带式信息产品上，并且已逐渐取代传统桌上型计算机的阴极射线管监视器。
[0003]现有液晶显示面板是由彩色滤光片基板、像素阵列基板以及液晶层所构成，且液晶层设置于彩色滤光片基板与像素阵列基板之间，并通过调整液晶层的液晶分子的旋转方向来控制像素的亮暗。请参考图1，图1所示为现有的像素阵列基板的像素结构的剖视示意图。如图1所示，像素结构10包括基板12、薄膜晶体管14、共用线16、保护层18、平坦层20以及像素电极22。薄膜晶体管14设置于基板12上，且包含有栅极14a、源极14b、漏极14c以及通道层14d。共用线16设置于基板12上。保护层18覆盖于薄膜晶体管14与基板12上，且具有第一开口 18a，曝露出漏极14c。平坦层20覆盖于保护层18上，且具有第二开口 20a，对应第一开口 18a，以曝露出漏极14c。像素电极22设置于平坦层20上，并通过开口 18a、20a与漏极14c电连接。并且，共用线16与像素电极22重叠，使共用线16、像素电极22、保护层18与平坦层20构成储存电容。
[0004]然而，第一开口 18a在对准薄膜晶体管14的漏极14c时会有对位误差，且第二开口 20a在对准第一开口 18a时也会有对位误差。再者，像素电极22覆盖第二开口 20a时也会有对位误差。由于第一开口 18a、第二开口 20a与像素电极22的对位误差会相互影响，因此用于电性连接像素电极22与薄膜晶体管14的漏极14c的连接结构24的大小会同时受到第一开口 18a、第二开口 20a与像素电极22的对位误差的影响，而需将连接结构24的特征长度LI设计为大于第一开口 18a的特征长度L2，且约略为第一开口 18a的特征长度L2的4到8倍，例如:20到28微米，使得像素电极22可通过第一开口 18a以及第二开口 20a而与漏极14c相接触。如此一来，用于连接像素电极22与漏极14c的连接结构24会影响用于显示的像素电极22的面积，进而限制了像素结构10的开口率。
[0005]因此，在像素阵列基板的分辨率增加的趋势下，提升像素结构的开口率实为业界努力的目标。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种像素结构及像素阵列基板，以提升像素结构与像素阵列基板的开口率。
[0007]为解决上述技术问题，本发明提供了一种像素结构，包括基板、薄膜晶体管、第一绝缘层、透明导电图案层、第二绝缘层以及像素电极。薄膜晶体管设置于基板上，且薄膜晶体管包含有一栅极、一源极以及一漏极。第一绝缘层覆盖于薄膜晶体管与基板上，且第一绝缘层具有一第一开口，曝露出漏极。透明导电图案层设置于第一绝缘层上，且透明导电图案层包括共用电极以及连接电极。连接电极延伸至第一开口内与漏极电性连接，且连接电极与共用电极电性绝缘。第二绝缘层覆盖于第一绝缘层与透明导电图案层上，且第二绝缘层具有一第二开口，曝露出连接电极。像素电极设置于第二绝缘层上，并通过第二开口与连接电极电性连接。漏极、第一开口、连接电极、第二开口与像素电极构成一连接结构
[0008]为解决上述技术问题，本发明还提供了一种像素阵列基板，包括多个像素结构，呈一阵列方式排列。位于同一行的任两相邻的所述像素结构的所述共用电极彼此相连接。
[0009]本发明的像素结构通过连接电极来电性连接像素电极与薄膜晶体管的漏极，因此第一开口不限与第二开口重叠或不重叠。所以，用于电性连接像素电极与薄膜晶体管的漏极的连接结构的特征长度可约略为第一开口的特征长度或第二开口的特征长度的I到2.5倍，借此连接结构的大小可被有效地缩小，进而可有效地提升像素结构的开口率。
【专利附图】
【附图说明】[0010]图1所示为现有的像素阵列基板的像素结构的剖视示意图。
[0011]图2所示为本发明第一实施例的像素阵列基板的上视示意图。
[0012]图3所示为图2的单一像素结构的放大示意图。
[0013]图4所示为图3沿着剖视线A-A’的剖视示意图。
[0014]图5为本发明第二实施例的像素结构的剖视示意图。
[0015]图6为本发明第三实施例的像素结构的上视示意图。
[0016]图7为本发明第四实施例的像素结构的上视示意图。
[0017]其中，附图标记说明如下:
[0018]10、100、200、300、400 像素结构
[0019]12、104基板
[0020]14、112薄膜晶体管
[0021]14a、112a栅极
[0022]14b、112c源极
[0023]14c、112d漏极
[0024]14d、122通道层
[0025]16共用线
[0026]18保护层
[0027]18a、114a第一开口
[0028]20平坦层
[0029]20a、118a第二开口
[0030]22、120像素电极
[0031]102像素结构
[0032]106数据线
[0033]108扫描线
[0034]110栅极绝缘层
[0035]112b半导体层[0036]114第一绝缘层
[0037]114b、118b、128a、L1、L2 特征长度
[0038]116透明导电图案层
[0039]118第二绝缘层
[0040]124欧姆接触层
[0041]126共用电极
[0042]126a缺口
[0043]128连接电极
[0044]130连接结构【具体实施方式】
[0045]请参考图2到图4，图2所示为本发明第一实施例的像素阵列基板的上视示意图，图3所示为图2的单一像素结构的放大示意图，且图4所示为图3沿着剖视线A-A’的剖视示意图。
[0046]如图2到图4所示，本实施例的像素阵列基板100包括多个像素结构102，呈一阵列方式排列。并且，像素结构102包括基板104、数据线106、扫描线108、栅极绝缘层110、薄膜晶体管112、第一绝缘层114、透明导电图案层116、第二绝缘层118以及像素电极120。
[0047]其中，数据线106与扫描线108设置于基板104上，并彼此交错，且薄膜晶体管112设置于基板104上，且邻近数据线106与扫描线108的交错处。并且，薄膜晶体管112包含有栅极112a、半导体层112b、源极112c以及漏极112d。栅极112a电性连接扫描线108，且源极112c电性连接数据线106。
[0048]在本实施例中，薄膜晶体管112的栅极112a为扫描线108的一延伸部，使得扫描线108可与栅极112a电性连接，且扫描线108与栅极112a是由第一金属层Ml所构成。并且，栅极绝缘层110覆盖于由第一金属层Ml所构成的栅极112a与扫描线108以及基板104上，且半导体层112b设置于栅极绝缘层110上，并位于栅极112a的正上方。
[0049]薄膜晶体管112的源极112c为数据线106的一延伸部，使得数据线106可与源极112c电性连接，且数据线106、源极112c与漏极112d是由第二金属层M2所构成。第二金属层M2设置于栅极绝缘层110与半导体层112b上，因此栅极绝缘层110可用于电性绝缘第一金属层Ml与第二金属层M2。再者，源极112c与漏极112d并未彼此相接触，而是分别设置于对应栅极112a两侧的半导体层112b上，且分别与栅极112a部分重叠。
[0050]并且，半导体层112b可包括通道层122与欧姆接触层124。通道层122设置于栅极绝缘层110上，且可例如是非晶硅、多晶硅、金属氧化物半导体材料或其它半导体材料，但不限于此。欧姆接触层124设置于通道层122与源极112c之间以及通道层122与漏极112d之间，用于降低硅与金属材料之间的接触电阻，且可例如是掺杂有离子的非晶硅、多晶硅、金属氧化物半导体材料或其它半导体材料，但本发明不以此为限。
[0051]本发明的薄膜晶体管、扫描线与数据线的结构并不限定于上述结构，也可以为其它的变化结构，例如是薄膜晶体管可为其它种类的晶体管。或者，扫描线与栅极并不是由同一金属层所构成，或数据线、源极与漏极不是由同一金属层所构成。
[0052]此外，本发明提供的HUA(HannStar Ultra-high Aperture)技术,其第一绝缘层114覆盖于薄膜晶体管112、数据线106与栅极绝缘层110上，且第一绝缘层114具有第一开口 114a，曝露出漏极112d。举例来说，第一开口 114a可为一正方形开口，且第一开口 114a的一特征长度114b，例如:边长，可约略为4微米，但不限于此，第一开口 114a也可以是其它形状的开口，例如:圆形，特征长度则为直径。
[0053]本实施例的第一绝缘层114可包括光阻材料，但不限于此，也可以包括有机材料或无机材料。透明导电图案层116设置于第一绝缘层114上，且可由透明导电材料所构成，例如:氧化铟锡、氧化铟锌、氧化铝锡或氧化铝锌，但不限于此。
[0054]本发明提供的HUA技术，其透明导电图案层116包括共用电极126以及连接电极128。共用电极126用于传送共用信号。连接电极128延伸至第一开口 114a内与漏极112d相接触，而与漏极112d电性连接。并且，连接电极128不与共用电极126相接触，因此连接电极128与共用电极126电性绝缘。
[0055]在本实施例中，位于同一行的任两相邻像素结构102的共用电极126是彼此相连接，使得同一行的像素结构102的共用电极126可彼此连接成一共用线。并且，共用电极126可延伸至与薄膜晶体管112、数据线106与扫描线108重叠，因此共用电极126可用于屏蔽与隔绝位于其上方的电极与位于其下方的薄膜晶体管112、数据线106与扫描线108所产生的耦合效应，以降低共用电极126下方的薄膜晶体管112、数据线106与扫描线108对共用电极126上方的电极产生电位变化的影响。
[0056]在本发明的变化实施例中，位于同一列的任两相邻像素结构的共用电极也可以彼此相连接。或者，共用电极可仅与数据线重叠，或共用电极也可以仅与扫描线以及薄膜晶体
管重叠。
[0057]再者，第二绝缘层118覆盖于透明导电图案层116与第一绝缘层114上，且第二绝缘层118具有第二开口 118a，曝露出连接电极128。举例来说，第二开口 118a可为一正方形开口，且第二开口 118a的一特征长度118b可约略为4微米，但不限于此，第二开口 114a也可以是其它形状的开口，例如:圆形，特征长度则为直径。并且，为了避免共用电极126不与漏极112d以及连接电极128电性连接，共用电极126具有一缺口 126a，对应第一开口 114a与第二开口 118a，使得共用电极126不与第一开口 114a以及第二开口 118a重叠。
[0058]在本实施例中，第二开口 118a与第一开口 114a具有相同大小，但不限于此。在本发明的变化实施例中，第一开口也可以与第二开口具有不同大小。
[0059]像素电极120设置于第二绝缘层118上，且通过第二开口 118a与连接电极128相接触，而与连接电极128电性连接，借此像素电极120可通过连接电极128与漏极112d电性连接。当像素阵列基板100与彩色滤光片基板以及液晶层组成液晶显示面板时，像素电极120的电压可用于控制液晶层中液晶分子的排列方向。并且，像素电极120、第二绝缘层118与共用电极126可构成一储存电容，用以储存传送到像素电极的电压信号。
[0060]值得一提的是，本实施例的共用电极126延伸至与薄膜晶体管112、数据线106与扫描线108重叠，因此共用电极126可用于屏蔽像素电极120免于受到薄膜晶体管112、数据线106与扫描线108的电荷影响，以降低像素电极120与薄膜晶体管112之间的耦合效应、像素电极120与数据线106之间的耦合效应以及像素电极120与扫描线108之间的耦合效应。
[0061]如此一来，通过前述的HUA技术，本实施例的像素电极120可更接近薄膜晶体管112、数据线106与扫描线106。举例来说，像素电极120可与数据线106重叠，使得现有技术中像素电极与数据线之间的区域可被有效地用于显示像素，进而可提升像素开口率。在本发明的变化实施例中，像素电极也可以与扫描线重叠，但不限于此。
[0062]另外，本实施例的薄膜晶体管112的漏极112d、第一开口 114a、连接电极128、第二开口 118a与像素电极120构成一连接结构130。值得注意的是，连接电极128是通过第一开口 114a与薄膜晶体管112的漏极112d电性连接，且像素电极120是通过第二开口 114b与连接电极128电性连接，因此当连接电极128同时与第一开口 114a以及第二开口 118a重叠时，像素电极120可通过连接电极128与薄膜晶体管112的漏极112d电性连接。
[0063]由此可知，第一开口 114a不限与第二开口 118a重叠或不重叠，因此在设计第一开口 114a与第二开口 114b的大小时，第一开口 114a对准薄膜晶体管112的漏极112d的对位误差并不会影响第二开口 118a对准连接电极128的对位误差。如此一来，用于电性连接像素电极120与薄膜晶体管112的漏极112d的连接电极128的特征长度128a可约略为第一开口 114a的特征长度114b或第二开口 118a的特征长度118b的I到2.5倍，借此连接结构130的大小可被有效地缩小，进而可有效地提升像素结构102的开口率。
[0064]在本实施例中，第一开口 114a并不与第二开口 118a重叠，因此本实施例的连接电极128的特征长度128a最小可约略与第一开口 114a的特征长度114b以及第二开口 118a的特征长度118b的加总相同。举例来说，当第一开口 114a的大小与第二开口的118a大小相同时，连接电极128的特征长度128a可约略为第一开口 114a的特征长度114b的2倍以上，例如:8微米，但本发明不限于此。
[0065]由此可知，本实施例的连接电极128的特征长度128a，约略为连接结构130的大小，可从第一开口 114a的特征长度114b的4到8倍有效地降低为2.5倍，因此可透光的像素电极120的面积可被增加，以提升像素结构102的开口率。
[0066]此外，本实施例的连接电极128是与共用电极126由同一透明导电图案层116所构成，因此在形成共用电极126时可同时形成连接电极128，使得连接电极128的设置并不会增加工艺步骤，也不会提升制作成本。
[0067]并且，本实施例的第二开口 118a是对应连接电极128，因此在刻蚀第二绝缘层118以形成第二开口 118a时，连接电极128可用于保护第一绝缘层114免于刻蚀液的破坏，使得共用电极126可避免因第一绝缘层114受到破坏而于形成像素电极120时与像素电极120电性连接。
[0068]本发明的像素结构并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
[0069]请参考图5，图5为本发明第二实施例的像素结构的剖视示意图。如图5所示，相较第一实施例，本实施例的像素结构200的第二开口 118a与第一开口 114a重叠，因此本实施例的连接电极128的特征长度128a更可缩小到约略与第一开口 114a的特征长度114b或第二开口 118a的特征长度118b相同。举例来说，当第一开口 114a的大小与第二开口 118a的大小相同时，连接电极128的特征长度128a可约略为第一开口 114a的特征长度114b的I倍以上，例如:4微米，使得连接结构130的大小更可缩小到约略与第一开口 114a的特征长度114b或第二开口 118a的特征长度118b相同，但本发明不限于此。[0070]由此可知，本实施例的连接电极128的特征长度128a可从第一开口 114a的特征长度114b的4到8倍有效地降低为I倍，因此可透光的像素电极120的面积可被增加，以提升像素结构200的开口率。
[0071]请参考图6，图6为本发明第三实施例的像素结构的上视示意图。如图6所示，相较第一实施例，本实施例的像素结构300的共用电极126并不与数据线106重叠，而仅与扫描线108以及薄膜晶体管112重叠。
[0072]请参考图7，图7为本发明第四实施例的像素结构的上视示意图。如图7所示，相较第一实施例，本实施例的像素结构400的共用电极126并不与扫描线108与薄膜晶体管112重叠,而仅与数据线106重叠。
[0073]综上所述，本发明的像素结构通过连接电极来电性连接像素电极与薄膜晶体管的漏极，因此第一开口不限与第二开口重叠或不重叠。所以，用于电性连接像素电极与薄膜晶体管的漏极的连接电极的特征长度可约略为第一开口的特征长度或第二开口的特征长度的I到2.5倍，借此连接结构的大小可被有效地缩小，进而可有效地提升像素结构的开口率。
[0074]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种像素结构，其特征在于，包括: 一基板； 一薄膜晶体管，设置于所述基板上，且所述薄膜晶体管包含有一栅极、一源极以及一漏极； 一第一绝缘层，覆盖于所述薄膜晶体管与所述基板上，且所述第一绝缘层具有一第一开口，曝露出所述漏极； 一透明导电图案层，设置于所述第一绝缘层上，且所述透明导电图案层包括: 一共用电极；以及 一连接电极，延伸至所述第一开口内与所述漏极电性连接，且所述连接电极与所述共用电极电性绝缘； 一第二绝缘层，覆盖于所述第一绝缘层与所述透明导电图案层上，且所述第二绝缘层具有一第二开口，曝露出所述连接电极；以及 一像素电极，设置于所述第二绝缘层上，并通过所述第二开口与所述连接电极电性连接; 其中，所述漏极、所述第一开口、所述连接电极、所述第二开口与所述像素电极构成一连接结构。
2.如权利要求1所述的像素结构，其特征在于所述连接电极的特征长度为所述第一开口的特征长度或所述第二开口的特征长度的I到2.5倍。
3.如权利要求1所述的像素结构，其特征在于，所述连接电极的特征长度最小与所述第一开口的特征长度以及所述第二开口的特征长度的加总相同。
4.如权利要求1所述的像素结构，其特征在于，所述第一开口与所述第二开口具有相同大小。
5.如权利要求4所述的像素结构，其特征在于，所述连接电极的特征长度为所述第一开口的特征长度或所述第二开口的特征长度的两倍以上。
6.如权利要求1所述的像素结构，其特征在于，所述第二开口与所述第一开口重叠。
7.如权利要求6所述的像素结构，其特征在于，所述连接电极的特征长度为所述第一开口的特征长度或所述第二开口的特征长度的一倍以上。
8.如权利要求1所述的像素结构，其特征在于，所述共用电极与所述薄膜晶体管重叠。
9.如权利要求1所述的像素结构，其特征在于，还包括: 一数据线，设置于所述基板上，且电性连接所述源极；以及 一扫描线，设置于所述基板上，且电性连接所述栅极。
10.如权利要求9所述的像素结构，其特征在于，所述共用电极与所述数据线或所述扫描线重叠。
11.如权利要求1所述的像素结构，其特征在于，所述共用电极不与所述第一开口以及所述第二开口重叠。
12.—种像素阵列基板，其特征在于，包括: 多个如权利要求1所述的像素结构，呈一阵列方式排列； 其中，位于同一行的任两相邻的所述像素结构的所述共用电极彼此相连接。
【文档编号】G02F1/1368GK103926760SQ201310012752
【公开日】2014年7月16日 申请日期:2013年1月14日 优先权日:2013年1月14日
【发明者】刘轩辰, 张宪政, 唐大庆, 吴建豪, 王景昭, 林荣震 申请人:瀚宇彩晶股份有限公司