一种阵列基板、其制备方法及显示装置制造方法
【专利摘要】本发明公开了一种阵列基板、其制备方法及显示装置，在该阵列基板中，以相邻的两行像素单元为一组像素单元行，在每组像素单元行中，由于同列的相邻两个像素单元中的像素电极均与一复合型晶体管电性连接，且该复合型晶体管可以在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电，因此每组像素单元行可以共用一条位于该两行像素单元之间的栅线，与现有的阵列基板相比，在阵列基板上设置的栅线的数量减少了一半，从而可以提高阵列基板的开口率，进而可以提显示面板的亮度。
【专利说明】一种阵列基板、其制备方法及显示装置【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种阵列基板、其制备方法及显示装置。
【背景技术】
[0002]薄膜晶体管液晶显示器(TFT-1XD)具有体积小、功耗低、无辐射、制造成本相对较低等特点，在当前的平板显示器市场占据了主导地位。
[0003]薄膜晶体管液晶显示器主要包括对向基板和阵列基板，两基板间设置有液晶材料，通过对对向基板上的透明电极施加公共电压和对阵列基板的像素电极施加数据电压，使液晶在彩膜基板和阵列基板间的电场作用下发生偏转。通过数据电压的变化可以调整该电场强度和方向，因此可以控制液晶材料的扭转角度，从而可控制该区域光的透过量。
[0004]在现有的薄膜晶体管液晶显示器中，阵列基板的结构如图1所示，包括衬底基板，在衬底基板中设置有呈矩阵排列的多个像素单元01，在相邻行的像素单元01之间设置有一条栅线Gate，在相邻列的像素单元01之间设置有一条数据线Data，在各像素单元01中设置有作为开关器件的薄膜晶体管02，以及与薄膜晶体管02电性连接的像素电极(像素电极的结构在图1中未示出)。
[0005]在上述现有的阵列基板中，一个像素单元中设置有一个薄膜晶体管，且一个像素单元需要配置一条栅线和一条数据线，从而使阵列基板上的布线较多，从而不利于阵列基板的开口率的设计，最终导致薄膜晶体管液晶显示器的亮度不高。
【发明内容】
[0006]本发明实施例提供的一种阵列基板、其制备方法及显示装置，用以提高阵列基板的开口率。
[0007]本发明实施例提供的一种阵列基板，包括衬底基板，以及位于所述衬底基板上呈矩阵排列的多个具有像素电极的像素单元；
[0008]以相邻的两行像素单元为一组像素单元行，每组所述像素单元行共用一条位于该两行像素单元之间的栅线，且相邻列的像素单元之间具有一条数据线；
[0009]在每组所述像素单元行中，同列的相邻两个像素单元中的像素电极分别与一复合型晶体管的两输出端电性连接，各所述复合型晶体管的控制端分别与所述栅线电性连接，各所述复合型晶体管的输入端分别与所述数据线电性连接；其中，
[0010]所述复合型晶体管在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电。
[0011]本发明实施例提供的上述阵列基板，由于以相邻的两行像素单元为一组像素单元行，在每组像素单元行 中，由于同列的相邻两个像素单元中的像素电极均与一复合型晶体管电性连接，且该复合型晶体管可以在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电，因此，每组像素单元行可以共用一条位于该两行像素单元之间的栅线，与现有的阵列基板相比，在阵列基板上设置的栅线的数量减少了一半，从而可以提高阵列基板的开口率，进而可以提高显示面板的亮度。
[0012]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，所述复合型晶体管包含第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的掺杂极性相反；其中，
[0013]在每组所述像素单元行中，所述第一薄膜晶体管的漏极与位于第一行的像素单元的像素电极电性连接，所述第二薄膜晶体管的漏极与位于第二行的像素单元的像素电极电性连接，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极分别与所述栅线电性连接，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极分别与所述数据线电性连接。
[0014]较佳地，为了进一步提高阵列基板的开口率，在本发明实施例提供的上述阵列基板中，在一所述复合型晶体管中，所述第一薄膜晶体管与所述第二薄膜晶体管在垂直于所述衬底基板的方向层叠设置。
[0015]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，所述第一薄膜晶体管位于所述衬底基板与所述第二薄膜晶体管之间，所述第一薄膜晶体管为顶栅型薄膜晶体管，所述第二薄膜晶体管为底栅型薄膜晶体管；或，
[0016]所述第二薄膜晶体管位于所述衬底基板与所述第一薄膜晶体管之间，所述第一薄膜晶体管为底栅型薄膜晶体管，所述第二薄膜晶体管为顶栅型薄膜晶体管。
[0017]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，所述第一薄膜晶体管和所述第二薄膜晶体管共用一栅极。
[0018]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，所述第一薄膜晶体管位于所述衬底基板与所述第二薄膜晶体管之间，在所述衬底基板与所述第一薄膜晶体管之间设置有第一挡光层，所述第一挡光层在所述衬底基板的正投影覆盖所述第一薄膜晶体管的有源层在所述衬底基板的正投影；
[0019]所述第二薄膜晶体管位于所述衬底基板与所述第一薄膜晶体管之间，在所述衬底基板与所述第二薄膜晶体管之间设置有第二挡光层，所述第二挡光层在所述衬底基板的正投影覆盖所述第二薄膜晶体管的有源层在所述衬底基板的正投影。
[0020]较佳地，为了减小薄膜晶体管中源极、漏极与有源层之间的面电阻，在本发明实施例提供的上述阵列基板中，在所述第一薄膜晶体管的有源层与源极之间以及有源层与漏极之间均设置有第一欧姆接触层；和/或，在所述第二薄膜晶体管的有源层与源极之间以及有源层与漏极之间均设置有第二欧姆接触层。
[0021]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，数据线与所述第一薄膜晶体管的源极同层设置，所述第二薄膜晶体管的源极通过过孔与所述数据线电性连接；或
[0022]数据线与所述第二薄膜晶体管的源极同层设置，所述第一薄膜晶体管的源极通过过孔与所述数据线电性连接。
[0023]本发明实施例提供的一种阵列基板的制备方法，包括:
[0024]在衬底基板上形成包括像素单元的像素电极、栅线、数据线和复合型晶体管的图形，其中，
[0025]以相邻的两行像素单元为一组像素单元行，每组所述像素单元行共用一条位于该两行像素单元之间的栅线，且相邻列的像素单元之间具有一条数据线；
[0026]在每组所述像素单元行中，同列的相邻两个像素单元中的像素电极分别与一复合型晶体管的两输出端电性连接，各所述复合型晶体管的控制端分别与所述栅线电性连接，各所述复合型晶体管的输入端分别与所述数据线电性连接；其中，
[0027]所述复合型晶体管在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电。
[0028]较佳地，在本发明实施例提供的上述制备方法中，所述在衬底基板上形成所述复合型晶体管的图形，具体包括:
[0029]在所述衬底基板上形成包含第一薄膜晶体管和第二薄膜晶体管的图形；其中，
[0030]所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的掺杂极性相反，在每组所述像素单元行中，所述第一薄膜晶体管的漏极与位于第一行的像素单元的像素电极电性连接，所述第二薄膜晶体管的漏极与位于第二行的像素单元的像素电极电性连接，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极分别与所述栅线电性连接，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极分别与所述数据线电性连接。
[0031]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包含第一薄膜晶体管和第二薄膜晶体管的图形，具体包括:
[0032]在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形；
[0033]在所述第一薄膜晶体管的源极和漏极上形成包括第一薄膜晶体管的有源层的图形；
[0034]在所述第一薄膜晶体管的有源层上形成第一栅极绝缘层和在所述第一栅极绝缘层上形成包括栅极的图形；
[0035]在所述栅极上形成第二栅极绝缘层和在所述第二栅极绝缘层上形成包括第二薄膜晶体管的有源层的图形；
[0036]在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形。
[0037]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包括数据线的图形，具体包括:
[0038]在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形的同时，在所述衬底基板上形成包括数据线的图形，所述第二薄膜晶体管的源极与所述数据线电性连接；或
[0039]在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形的同时，在所述第二薄膜晶体管的有源层上形成包括数据线的图形，所述第一薄膜晶体管的源极与所述数据线电性连接。
[0040]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包括栅线的图形，具体包括:
[0041]在所述第一薄膜晶体管的有源层上形成包括与所述有源层相互绝缘的栅极的图形的同时，在所述第一薄膜晶体管的有源层上形成包括栅线的图形。
[0042]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包括像素单元的像素电极的图形，具体包括:[0043]在所述衬底基板上形成包括第二薄膜晶体管的源极和漏极的图形之后，在第二薄膜晶体管的漏极上方形成钝化层和在所述钝化层上形成包括像素单元的像素电极的图形；其中，位于第一行的像素单元中的像素电极通过贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述钝化层第一过孔与所述第一薄膜晶体管的漏极电性连接，位于第二行的像素单元中的像素电极通过贯穿所述钝化层的第二过孔与所述第二薄膜晶体管的漏极电性连接。
[0044]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之后，在所述第一薄膜晶体管的源极和漏极上形成包括第一薄膜晶体管的有源层的图形之前，还包括:在所述第一薄膜晶体管的源极与将要形成的有源层之间，以及所述第一薄膜晶体管的漏极与将要形成的有源层之间形成包括有第一欧姆接触层的图形；和/或
[0045]在所述栅极上形成包括与所述栅极相互绝缘的第二薄膜晶体管的有源层的图形之后，在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形之前，还包括:在所述第二薄膜晶体管的有源层与将要形成的源极之间，以及所述第二薄膜晶体管的有源层与将要形成的漏极之间形成包括有第二欧姆接触层的图形。
[0046]较佳地，在本发明实施例提供的上述制备方法中，在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之前，还包括:
[0047]在所述衬底基板与将要形成的第一薄膜晶体管之间形成包括有第一挡光层的图形，且所述第一挡光层在所述衬底基板的正投影覆盖将要形成的所述第一薄膜晶体管的有源层在所述衬底基板的正投影。
[0048]本发明实施例提供的一种显示装置，包括本发明实施例提供的上述任一种阵列基板。
【专利附图】
【附图说明】
[0049]图1为现有的阵列基板的结构不意图；
[0050]图2为本发明实施例提供的阵列基板的结构示意图；
[0051]图3为本发明实施例提供的阵列基板中每组像素单元行的同列的相邻两个像素单元的电路示意图；
[0052]图4a为本发明实施例提供的有源层的掺杂极性为N型的薄膜晶体管的输出特性曲线图；
[0053]图4b为本发明实施例提供的有源层的掺杂极性为P型的薄膜晶体管的输出特性曲线图；
[0054]图5为本发明实施例提供的阵列基板中各栅线的栅极扫描信号的时序图；
[0055]图6a为本发明实施例提供的阵列基板的俯视示意图；
[0056]图6b为图6a中沿AA’方向的剖面图；
[0057]图6c为图6a中沿BB’方向的剖面图。
【具体实施方式】
[0058]下面结合附图，对本发明实施例提供的阵列基板、其制备方法及显示装置的【具体实施方式】进行详细地说明。
[0059]附图中各部件的大小和形状不反映阵列基板的真实比例，目的只是示意说明本
【发明内容】
。
[0060]本发明实施例提供了一种阵列基板，如图2所示，包括衬底基板，以及位于衬底基板上呈矩阵排列的多个具有像素电极(图2中未示出像素电极的结构)的像素单元200 ；
[0061]以相邻的两行像素单元200为一组像素单元行(图2中虚线框所示)，每组像素单元行共用一条位于该两行像素单元200之间的栅线Gate，且相邻列的像素单元200之间具有一条数据线Data，
[0062]在每组像素单元行中，同列的相邻两个像素单元200中的像素电极分别与一复合型晶体管300的两输出端电性连接，各复合型晶体管300的控制端分别与栅线Gate电性连接，各复合型晶体管300的输入端分别与数据线Data电性连接；其中，
[0063]复合型晶体管300在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元200的像素电极充电。
[0064]本发明实施例提供的上述阵列基板，以相邻的两行像素单元为一组像素单元行，在每组像素单元行中，由于同列的相邻两个像素单元中的像素电极分别与一复合型晶体管的两输出端电性连接，且该复合型晶体管可以在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电，因此每组像素单元行可以共用一条位于该两行像素单元之间的栅线，与现有的阵列基板相比，在阵列基板上设置的栅线的数量减少了一半，从而可以提高阵列基板的开口率，进而可以提显示面板的亮度。
[0065]需要说明的是，在本发明实施例提供的上述阵列基板中，复合型晶体管在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电，具体是指:复合型晶体管在不同水平的控制电压控制下开启或关闭，当复合型晶体管开启时，该复合型晶体管在同一时刻只可以为同列的相邻两个像素单元中的一个像素单元的像素电极充电。
[0066]较佳地，在本发明实施例提供的上述阵列基板中，如图2所示，复合型晶体管300包含第一薄膜晶体管310和第二薄膜晶体管320，第一薄膜晶体管310的有源层和第二薄膜晶体管320的有源层的掺杂极性相反；其中，
[0067]在每组像素单元行中，第一薄膜晶体管310的漏极与位于第一行的像素单元200的像素电极电性连接，第二薄膜晶体管320的漏极与位于第二行的像素单元200的像素电极电性连接，第一薄膜晶体管310的栅极和第二薄膜晶体管320的栅极分别与栅线Gate电性连接，第一薄膜晶体管310的源极和第二薄膜晶体管320的源极分别与数据线Data电性连接。
[0068]具体地，在本发明实施例提供的上述阵列基板中，在每组像素单元行中，同列的相邻两个像素单元的电路示意图如图3所示，包括:一栅极扫描信号输入端Gate signal，一第一薄膜晶体管310，一第二薄膜晶体管320，一与第一薄膜晶体管310的漏极相连的像素电极210，一第二薄膜晶体管320的漏极相连的像素电极220，一数据信号输入端Datasignal,其中,栅极扫描信号输入端Gate signal与第一薄膜晶体管310的栅极和第二薄膜晶体管320的栅极相连，数据信号输入端Data signal与第一薄膜晶体管310的源极和第二薄膜晶体管320的源极相连。[0069]需要说明的是，本发明实施例提供的上述阵列基板，复合型晶体管中的第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的掺杂极性相反是指:在该复合型晶体管中，例如可以是，如果第一薄膜晶体管为N型晶体管，那么第二薄膜晶体管就为P型晶体管；如果第一薄膜晶体管为P型晶体管，那么第二薄膜晶体管就为N型晶体管。
[0070]具体地，在本发明实施例提供的上述阵列基板中，由于复合型晶体管中的第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的掺杂极性相反，因此本发明中的栅线上的栅极扫描信号共三个电压水平状态，即一个O偏压，一个正向偏压，一个负向偏压。其中，正向偏压的作用是开启有源层的掺杂极性为N型的薄膜晶体管，负向偏压的作用是开启有源层的掺杂极性为P型的薄膜晶体管，O偏压为保持信号。
[0071]具体地，在本发明实施例中，有源层的掺杂极性为N型的薄膜晶体管的输出特性曲线如图4a所示，当栅极扫描信号为负向偏压时，有源层的掺杂极性为N型的薄膜晶体管关闭，当栅极扫描信号为正向偏压时，有源层的掺杂极性为N型的薄膜晶体管打开，数据信号可以通过薄膜晶体管的漏极传输到薄膜晶体管的源极，进而通过N型的薄膜晶体管的源极提供给像素电极，为像素电极充电。
[0072]具体地，在本发明实施例中，有源层的掺杂极性为P型的薄膜晶体管的输出特性曲线如图4b所示，当栅极扫描信号为负向偏压时，有源层的掺杂极性为P型的薄膜晶体管打开，数据信号可以通过薄膜晶体管的漏极传输到薄膜晶体管的源极，进而通过P型的薄膜晶体管的源极提供给像素电极，为像素电极充电，当栅极扫描信号为正向偏压时，有源层的掺杂极性为P型的薄膜晶体管关闭。
[0073]本实施例中的该复合型晶体管包含第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的掺杂极性相反，因此每组像素单元行可以共用一条位于该两行像素单元之间的栅线，与现有的阵列基板相比，在阵列基板上设置的栅线的数量减少了一半，从而可以提高阵列基板的开口率，进而可以提显示面板的亮度。
[0074]当然，复合型晶体管还可以是其他类型的半导体器件，只要能实现上述功能即可实现，不限于本实施例所述。
[0075]下面以第一薄膜晶体管的有源层的掺杂极性为N型，第二薄膜晶体管的有源层的掺杂极性为P型为例，来说明本发明实施例提供的阵列基板中像素单元的工作方式。
[0076]具体地，阵列基板中栅线上栅极扫描信号的时序图如图5所示，阵列基板上的栅线Gate η (η=1, 2，3，…N, N为阵列基板中栅线的数量)以逐行扫描的方式扫描栅极扫描信号，当栅线Gate η上的栅极扫描信号为正向偏压时,第一薄膜晶体管处于开启状态,第二薄膜晶体管处于关闭状态，此时，数据线对与该栅线连接的像素单元行中的第一行像素单元中的像素电极进行充电；当栅线Gate η上的栅极扫描信号由正向偏压转向负向偏压时，第二薄膜晶体管处于开启状态，而第一薄膜晶体管处于关闭状态，此时，数据线对与该栅线连接的像素单元行中的第二行像素单元中的像素电极进行充电；当栅线Gate η上的栅极扫描信号由负向偏压转向O偏压状态时，此时第一薄膜晶体管和第二薄膜晶体管都处于关闭状态，充满电的像素单 元在存储电容的作用下，继续保持电荷，使液晶偏转状态保持不变，直到下一周期的来临，此时，下一条栅线Gate n+1上的栅极扫描信号由O偏压依次转变为正向偏压和负向偏压状态，具体的工作方式与上一条栅线Gate η的工作方式相同，在此不做赘述。[0077]较佳地，在本发明实施例提供的上述阵列基板中，为了进一步提高阵列基板的开口率，在一复合型晶体管中，第一薄膜晶体管与第二薄膜晶体管在垂直于衬底基板的方向层叠设置。即在具体实施时，第一薄膜晶体管位于第二薄膜晶体管与衬底基板之间，或第二薄膜晶体管位于第一薄膜晶体管与衬底基板之间，在此不作限定。
[0078]较佳地，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管位于衬底基板与第二薄膜晶体管之间，第一薄膜晶体管为顶栅型薄膜晶体管，第二薄膜晶体管为底栅型薄膜晶体管；或，
[0079]第二薄膜晶体管位于衬底基板与第一薄膜晶体管之间，第一薄膜晶体管为底栅型薄膜晶体管，第二薄膜晶体管为顶栅型薄膜晶体管。这样在复合型晶体管中，不管第一薄膜晶体管和第二薄膜晶体管的上下位置如何，只要保证位于下方的薄膜晶体管为顶栅型结构，位于上方的薄膜晶体管为底栅型结构，就可以降低制备工艺难度。这是因为复合型晶体管中的两个薄膜晶体管都要与同一条栅线连接，使两个薄膜晶体管的栅极距离最近，在制备时，便于两个薄膜晶体管的栅极都与同一栅线连接。
[0080]较佳地，为了进一步的简化制备工艺，节省制作成本，在本发明实施例提供的上述阵列基板中，如图6a和图6b所示，第一薄膜晶体管310和第二薄膜晶体管320共用一栅极，其中，图6b为图6a沿AA，方向的剖面图。
[0081]具体地，下面以第一薄膜晶体管310位于衬底基板100与第二薄膜晶体管320之间为例，详细说明第一薄膜晶体管310和第二薄膜晶体管320共用一栅极，如图6b所示，第一薄膜晶体管310包括设置在衬底基板100上的源极311和漏极312，位于源极311和漏极312上方的有源层313，位于有源层313上方的第一栅极绝缘层314，以及位于第一栅极绝缘层314上方的栅极315 ;第二薄膜晶体管320包括栅极315，位于栅极315上方的第二栅极绝缘层321，位于第二栅极绝缘层321上方的有源层322，位于有源层322上方的源极
323和漏极324 ;还包括位于第二薄膜晶体管320上方的钝化层350，以及位于钝化层350上方的像素电极，其中，位于第二行的像素单元的像素电极220通过贯穿钝化层350的第二过孔352与第二薄膜晶体管320的漏极324电性连接；位于第一行的像素单元的像素电极210通过贯第一栅极绝缘层314、第二栅极绝缘层321和钝化层350的第一过孔351与第一薄膜晶体管310的漏极312电性连接(其中，第一行的像素单元的像素电极210通过第一过孔351与第一薄膜晶体管310的漏极312电性连接，如图6a所示，图6b中未示出)。
[0082]较佳地，在本发明实施例提供的上述阵列基板中，在复合型晶体管中，如图6a和图6b所示，第一薄膜晶体管310的漏极312和第二薄膜晶体管320的漏极324位于同一侧，第一薄膜晶体管310的源极311和第二薄膜晶体管320的源极323位于同一侧。这样在制备时，便于第一薄膜晶体管的源极和第二薄膜晶体管的源极与同一数据线电性连接。
[0083]较佳地，为了简化制备工艺，在本发明实施例提供的上述阵列基板中，数据线可以与第一薄膜晶体管的源极同层设置，这样第二薄膜晶体管的源极可以通过过孔与数据线电性连接；或者
[0084]数据线也可以与第二薄膜晶体管的源极同层设置，这样第一薄膜晶体管的源极可以通过过孔与数据线电性连接。
[0085]进一步地，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管的源极和第二薄膜晶体管的源极还可以通过过孔的方式采用金属条与数据线电性连接。具体地，以图6a所示结构的复合型晶体管为例来说明，如图6a所示，第一薄膜晶体管310的源极311通过第三过孔341与金属条340电性连接，第二薄膜晶体管320的源极323通过第四过孔342也与金属条340电性连接，该金属条与数据线电性连接(具体在图6a中未示出)，当然，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管的源极和第二薄膜晶体管的源极也可以通过其他的方式与数据线电性连接，在此不做限定。
[0086]具体地，在本发明实施例提供的上述阵列基板中，图6a中第一薄膜晶体管310的源极311通过第三过孔341与金属条340电性连接其沿BB’方向的剖面图如图6c所示，其中图6c中360表不位于金属条340与第一薄膜晶体管310的源极311之间的所有膜层。
[0087]较佳地，为了便于实施，在本发明实施例提供的上述阵列基板中，如图6a和图6b所示，当第一薄膜晶体管310位于衬底基板100与第二薄膜晶体管320之间时，在衬底基板100与第一薄膜晶体管310之间还可以设置有第一挡光层330,第一挡光层330在衬底基板100的正投影覆盖第一薄膜晶体管310的有源层313在衬底基板100的正投影；
[0088]当然，当第二薄膜晶体管位于衬底基板与第一薄膜晶体管之间时，在衬底基板与第二薄膜晶体管之间也可以设置第二挡光层，第二挡光层在衬底基板的正投影覆盖第二薄膜晶体管的有源层在衬底基板的正投影。
[0089]具体地，在本发明实施例提供的上述阵列基板中，在复合型晶体管中设置第一挡光层或者第二挡光层的主要作用是防止复合型晶体管中位于下方的薄膜晶体管受光照射产生光漏电流，从而影响薄膜晶体管的性能。
[0090]具体地，在具体实施时，第一挡光层或者第二挡光层还应该与复合型晶体管相互绝缘。
[0091]较佳地，为了减小薄膜晶体管中源极、漏极与有源层之间的面电阻，在本发明实施例提供的上述阵列基板中，如图6b所示，在第一薄膜晶体管310的有源层313与源极311之间以及有源层313与漏极312之间均可以设置有第一欧姆接触层316 ;和/或，在第二薄膜晶体管320的有源层322与源极323之间以及有源层322与漏极324之间均可以设置有第二欧姆接触层325。
[0092]进一步地，本发明实施例提供的上述的阵列基板可以适用于液晶显示器件，也可以适用于有机电致发光显示器件，在此不作限定。具体地，当本发明实施例提供的上述的阵列基板应用于有机电致发光显示器件时，像素电极是指有机电致发光结构中的阳极。
[0093]基于同一发明构思，本发明实施例还提供了一种阵列基板的制备方法，包括:
[0094]参照图2所示，在衬底基板上形成包括像素单元200的像素电极(图2中未所示)、栅线Gate、数据线Data和复合型晶体管300的图形，其中，
[0095]以相邻的两行像素单元200为一组像素单元行(图2中虚线框所示)，每组像素单元行共用一条位于该两行像素单元200之间的栅线Gate，且相邻列的像素单元200之间具有一条数据线Data ；
[0096]在每组像素单元行中，同列的相邻两个像素单元200中的像素电极分别与一复合型晶体管300的两输出端电性连接，各复合型晶体管300的控制端分别与栅线Gate电性连接，各复合型晶体管300的输入端分别与数据线Data电性连接；其中，
[0097]复合型晶体管300在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元200的像素电极充电。[0098]较佳地，在本发明实施例提供的上述制备方法中，在衬底基板上形成复合型晶体管的图形，可以具体包括:
[0099]在衬底基板上形成包含第一薄膜晶体管和第二薄膜晶体管的图形；其中，
[0100]如图2所示，第一薄膜晶体管310的有源层和第二薄膜晶体管320的有源层的掺杂极性相反，在每组像素单元行中，第一薄膜晶体管310的漏极与位于第一行的像素单元200的像素电极电性连接，第二薄膜晶体管320的漏极与位于第二行的像素单元200的像素电极电性连接，第一薄膜晶体管310的栅极和第二薄膜晶体管320的栅极分别与栅线Gate电性连接，第一薄膜晶体管310的源极和第二薄膜晶体管320的源极分别与数据线Data电性连接。
[0101]下面参照图6a和6b所示的阵列基板为例，详细的说明本发明实施例所提供的阵列基板的制备方法，具体地，在衬底基板100上形成包含第一薄膜晶体管310和第二薄膜晶体管320的图形，可以具体包括:
[0102]在衬底基板100上形成包括第一薄膜晶体管310的源极311和漏极312的图形；
[0103]在第一薄膜晶体管310的源极311和漏极312上形成包括第一薄膜晶体管310的有源层313的图形；
[0104]在第一薄膜晶体管310的有源层313上形成第一栅极绝缘层314和在第一栅极绝缘层314上形成包括栅极315的图形；
[0105]在栅极315上形成第二栅极绝缘层321和在第二栅极绝缘层321上形成包括第二薄膜晶体管320的有源层322的图形；
[0106]在第二薄膜晶体管320的有源层322上形成包括第二薄膜晶体管320的源极323和漏极324的图形。
[0107]需要说明的是，本发明实施例提供的上述制备方法所制备的阵列基板中，一复合型晶体管中的第一薄膜晶体管和第二薄膜晶体管共用栅极，这样，可以减少制备晶体管的工艺步骤，进一步的减低制备成本。
[0108]较佳地，为了进一步的简化制备工艺，降低生产成本，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括数据线的图形，可以具体包括:
[0109]在衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形的同时，在衬底基板上形成包括数据线的图形，第二薄膜晶体管的源极与数据线电性连接。
[0110]具体地，在具体实施时，由于第一薄膜晶体管的源极与数据线位于同一层，因此，可以是数据线的一部分直接突出后作为第一薄膜晶体管的源极，也就实现了第一薄膜晶体管的源极可与数据线电性连接；由于第二薄膜晶体管的源极与数据线位于不同层，因此第二薄膜晶体管的源极可以通过过孔与数据线电性连接，在此不做限定。
[0111]或者，为了简化制备工艺，降低生产成本，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括数据线的图形，可以具体包括:
[0112]在第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形的同时，在第二薄膜晶体管的有源层上形成包括数据线的图形，第一薄膜晶体管的源极与所述数据线电性连接。
[0113]具体地，在具体实施时，由于第一薄膜晶体管的源极与数据线位于不同层，因此，第一薄膜晶体管的源极可以通过过孔与数据线电性连接；由于第二薄膜晶体管的源极与数据线位于同一层，因此可以是数据线的一部分直接突出后作为第二薄膜晶体管的源极，也就实现了第二薄膜晶体管的源极可与数据线电性连接，在此不做限定。
[0114]较佳地，为了简化制备工艺，降低生产成本，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括栅线的图形，可以具体包括:
[0115]在第一薄膜晶体管的有源层上形成包括与有源层相互绝缘的栅极的图形的同时，在第一薄膜晶体管的有源层上形成包括栅线的图形。
[0116]较佳地，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括像素单元的像素电极的图形，可以具体包括:
[0117]参照图2、图6a和6b所示，在衬底基板100上形成包括第二薄膜晶体管320的源极323和漏极324的图形之后，在第二薄膜晶体管320的漏极上方形成钝化层350和在钝化层350上形成包括像素单元的像素电极的图形；其中，位于第一行的像素单元中的像素电极210可以贯穿第一栅极绝缘层314、第二栅极绝缘层321和钝化层350的第一过孔351与第一薄膜晶体管310的漏极电性连接(图6b中未示出第一过孔)，位于第二行的像素单元中的像素电极220可以通过贯穿钝化层350的第二过孔352与第二薄膜晶体管320的漏极
324电性连接。
[0118]较佳地，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之后，在第一薄膜晶体管的源极和漏极上形成包括第一薄膜晶体管的有源层的图形之前，如图6b所示，还可以包括:在第一薄膜晶体管310的源极311与将要形成的有源层313之间，以及第一薄膜晶体管310的漏极312与将要形成的有源层313之间形成包括有第一欧姆接触层316的图形；和/或
[0119]在栅极上形成包括与栅极相互绝缘的第二薄膜晶体管的有源层的图形之后，在第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形之前，如图6b所示，还可以包括:在第二薄膜晶体管320的有源层322与将要形成的源极323之间，以及第二薄膜晶体管320的有源层322与将要形成的漏极324之间形成包括有第二欧姆接触层325的图形。
[0120]较佳地，在本发明实施例提供的上述制备方法中，在衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之前，还可以包括:
[0121]如图6b所示，在衬底基板100与将要形成的第一薄膜晶体管310之间形成包括有第一挡光层330的图形,且第一挡光层330在衬底基板100的正投影覆盖将要形成的第一薄膜晶体管310的有源层313在衬底基板100的正投影。
[0122]基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板，该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
[0123]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种阵列基板，包括衬底基板，以及位于所述衬底基板上呈矩阵排列的多个具有像素电极的像素单元，其特征在于: 以相邻的两行像素单元为一组像素单元行，每组所述像素单元行共用一条位于该两行像素单元之间的栅线，且相邻列的像素单元之间具有一条数据线； 在每组所述像素单元行中，同列的相邻两个像素单元中的像素电极分别与一复合型晶体管的两输出端电性连接，各所述复合型晶体管的控制端分别与所述栅线电性连接，各所述复合型晶体管的输入端分别与所述数据线电性连接；其中， 所述复合型晶体管在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电。
2.如权利要求1所述的阵列基板，其特征在于，所述复合型晶体管包含第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的掺杂极性相反；其中， 在每组所述像素单元行中，所述第一薄膜晶体管的漏极与位于第一行的像素单元的像素电极电性连接，所述第二薄膜晶体管的漏极与位于第二行的像素单元的像素电极电性连接，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极分别与所述栅线电性连接，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极分别与所述数据线电性连接。
3.如权利要求2所述的阵列基板，其特征在于，在一所述复合型晶体管中，所述第一薄膜晶体管与所述第二薄膜晶体管在垂直于所述衬底基板的方向层叠设置。
4.如权利要求3所述的阵列基板，其特征在于，所述第一薄膜晶体管位于所述衬底基板与所述第二薄膜晶体管之间，所述第一薄膜晶体管为顶栅型薄膜晶体管，所述第二薄膜晶体管为底栅型薄膜晶体管；或， 所述第二薄膜晶体管位于所述衬底基板与所述第一薄膜晶体管之间，所述第一薄膜晶体管为底栅型薄膜晶体管，所述第二薄膜晶体管为顶栅型薄膜晶体管。
5.如权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管共用一栅极。
6.如权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管位于所述衬底基板与所述第二薄膜晶体管之间，在所述衬底基板与所述第一薄膜晶体管之间设置有第一挡光层，所述第一挡光层在所述衬底基板的正投影覆盖所述第一薄膜晶体管的有源层在所述衬底基板的正投影； 所述第二薄膜晶体管位于所述衬底基板与所述第一薄膜晶体管之间，在所述衬底基板与所述第二薄膜晶体管之间设置有第二挡光层，所述第二挡光层在所述衬底基板的正投影覆盖所述第二薄膜晶体管的有源层在所述衬底基板的正投影。
7.如权利要求4所述的阵列基板，其特征在于，在所述第一薄膜晶体管的有源层与源极之间以及有源层与漏极之间均设置有第一欧姆接触层；和/或，在所述第二薄膜晶体管的有源层与源极之间以及有源层与漏极之间均设置有第二欧姆接触层。
8.如权利要求 3-7任一项所述的阵列基板，其特征在于，数据线与所述第一薄膜晶体管的源极同层设置，所述第二薄膜晶体管的源极通过过孔与所述数据线电性连接；或 数据线与所述第二薄膜晶体管的源极同层设置，所述第一薄膜晶体管的源极通过过孔与所述数据线电性连接。
9.一种阵列基板的制备方法，其特征在于，包括: 在衬底基板上形成包括像素单元的像素电极、栅线、数据线和复合型晶体管的图形，其中， 以相邻的两行像素单元为一组像素单元行，每组所述像素单元行共用一条位于该两行像素单元之间的栅线，且相邻列的像素单元之间具有一条数据线； 在每组所述像素单元行中，同列的相邻两个像素单元中的像素电极分别与一复合型晶体管的两输出端电性连接，各所述复合型晶体管的控制端分别与所述栅线电性连接，各所述复合型晶体管的输入端分别与所述数据线电性连接；其中， 所述复合型晶体管在不同水平的控制电压控制下开启或关闭，以在不同时刻分别为同列的相邻两个像素单元的像素电极充电。
10.如权利要求9所述的制备方法，其特征在于，所述在衬底基板上形成所述复合型晶体管的图形，具体包括: 在所述衬底基板上形成包含第一薄膜晶体管和第二薄膜晶体管的图形；其中， 所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的掺杂极性相反，在每组所述像素单元行中，所述第一薄膜晶体管的漏极与位于第一行的像素单元的像素电极电性连接，所述第二薄膜晶体管的漏极与位于第二行的像素单元的像素电极电性连接，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极分别与所述栅线电性连接，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极分别与所述数据线电性连接。
11.如权利要求10所述的制备方法，其特征在于，在所述衬底基板上形成包含第一薄膜晶体管和第二薄膜晶体管的图形，具体包括: 在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形； 在所述第一薄膜晶体管的源极和漏极上形成包括第一薄膜晶体管的有源层的图形；在所述第一薄膜晶体管的有源层上形成第一栅极绝缘层和在所述第一栅极绝缘层上形成包括栅极的图形； 在所述栅极上形成第二栅极绝缘层和在所述第二栅极绝缘层上形成包括第二薄膜晶体管的有源层的图形； 在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形。
12.如权利要求11所述的制备方法，其特征在于，在所述衬底基板上形成包括数据线的图形，具体包括: 在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形的同时，在所述衬底基板上形成包括数据线的图形，所述第二薄膜晶体管的源极与所述数据线电性连接；或在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形的同时，在所述第二薄膜晶体管的有源层上形成包括数据线的图形，所述第一薄膜晶体管的源极与所述数据线电性连接。
13.如权利要求12所述的制备方法，其特征在于，在所述衬底基板上形成包括栅线的图形，具体包括: 在所述第一薄膜晶体管的有源层上形成包括与所述有源层相互绝缘的栅极的图形的同时，在所述第一薄膜晶体管的有源层 上形成包括栅线的图形。
14.如权利要求13所述的制备方法，其特征在于，在所述衬底基板上形成包括像素单元的像素电极的图形，具体包括: 在所述衬底基板上形成包括第二薄膜晶体管的源极和漏极的图形之后，在第二薄膜晶体管的漏极上方形成钝化层和在所述钝化层上形成包括像素单元的像素电极的图形；其中，位于第一行的像素单元中的像素电极通过贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述钝化层的第一过孔与所述第一薄膜晶体管的漏极电性连接，位于第二行的像素单元中的像素电极通过贯穿所述钝化层的第二过孔与所述第二薄膜晶体管的漏极电性连接。
15.如权利要求11所述的制备方法，其特征在于: 在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之后，在所述第一薄膜晶体管的源极和漏极上形成包括第一薄膜晶体管的有源层的图形之前，还包括:在所述第一薄膜晶体管的源极与将要形成的有源层之间，以及所述第一薄膜晶体管的漏极与将要形成的有源层之间形成包括有第一欧姆接触层的图形；和/或 在所述栅极上形成包括与所述栅极相互绝缘的第二薄膜晶体管的有源层的图形之后，在所述第二薄膜晶体管的有源层上形成包括第二薄膜晶体管的源极和漏极的图形之前，还包括:在所述第二薄膜晶体管的有源层与将要形成的源极之间，以及所述第二薄膜晶体管的有源层与将要形成的漏极之间形成包括有第二欧姆接触层的图形。
16.如权利要求11所述的制备方法，其特征在于，在所述衬底基板上形成包括第一薄膜晶体管的源极和漏极的图形之前，还包括: 在所述衬底基板与将要形成的第一薄膜晶体管之间形成包括有第一挡光层的图形，且所述第一挡光层在所述衬底基板的正投影覆盖将要形成的所述第一薄膜晶体管的有源层在所述衬底基板的正投影。
17.—种显示 装置，其特征在于，包括如权利要求1-8任一项所述的阵列基板。
【文档编号】G02F1/1362GK103792746SQ201410041098
【公开日】2014年5月14日 申请日期:2014年1月27日 优先权日:2014年1月27日
【发明者】沈奇雨 申请人:北京京东方光电科技有限公司, 京东方科技集团股份有限公司