一种tft阵列基板、显示面板及显示装置的制造方法
【技术领域】
[0001]本发明涉及液晶显示技术领域，尤其涉及一种TFT阵列基板、显示面板及显示装置。
【背景技术】
[0002]目前来说，为了实现显示产品的轻薄化，在显示面板的扫描驱动电路的设计上，一般会采用阵列基板行驱动(Gate Driver on Array，GOA)技术即将栅极开关电路集成在阵列基板上形成对显示面板的逐行扫描驱动，从而替代原先的单独的栅极驱动集成电路部分的设计。如图1所示，位于阵列基板上的低温多晶娃栅极驱动电路100(vertical shiftregister，VSR，简称栅极驱动电路)一般设置在显示区101的一侧或者两侧，会占用显示面板的边框区域的较大面积，而目前显示产品的主流设计是要求尽量减少边框区域的面积。
[0003]如图2所示，图2为栅极驱动电路1000中各个部件布局的示意图。一般来说，栅极驱动电路 1000 包括 VSR(vertical shift register) Bus (共通)走线 111、VSR 电容 112及VSR TFT器件113，现有技术中，VSR电容112所包括两块电极板，通常采用的是栅极金属层112b和源/漏极金属层112a。但是由于栅极金属层112b或源漏极金属层112a —般是由不透光的材料制成，故这种不透光的VSR电容112会影响显示面板边框的透过率，在紫外光照射固化封框胶时，由于VSR电容区域不透光，从而使得封框胶固化不良。
[0004]由栅极驱动电路的元件基本都是布置在阵列基板上的非显示区，必定是占用较大的空间，从而使得实现窄边框或者无边框的设计理念变更较为困难。
【发明内容】
[0005]针对现有技术中存在的问题，本发明的目的是提供一种TFT阵列基板、显示面板及显示装置。
[0006]根据本发明的一个示范性的实施例，提供一种TFT阵列基板，包括:一基板，所述基板上设有显示区；
[0007]所述基板上设置有半导体层，位于所述半导体层上的栅极金属层，位于所述栅极金属层上的源漏极金属层和位于所述源漏极金属层上的公共电极层；
[0008]所述基板上设置覆盖所述公共电极层的像素电极层；
[0009]所述显示区包括多条形成于栅极金属层上的扫描线、多条形成于源漏极金属层上的数据线、多条所述扫描线与多条所述数据线交错定义出多个呈阵列布置的子像素；
[0010]多个所述子像素相互分离设置，并形成有留空区；
[0011]所述显示区还包括多个设置于所述留空区的栅极驱动电路元件；且所述公共电极层覆盖所述栅极驱动电路元件。
[0012]根据本发明的一个示范性的实施例，提供一种显示面板，包括上述的TFT阵列基板、彩膜基板及位于两者之间的显示介质层。
[0013]根据本发明的一个示范性的实施例，提供一种显示装置，包括上述的显示面板。
[0014]通过上述技术方案，本发明公开了一种TFT阵列基板、显示面板及显示装置，通过将栅极驱动电路及其栅极驱动电路元件集成在显示区中，从而节省了现有技术中在非显示区即边框区域布置栅极驱动电路元件的空间，从而可以实现窄边框甚至无边框设计。
【附图说明】
[0015]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为现有技术中公开的一栅极驱动电路区示意图；
[0017]图2为现有技术中公开的又一栅极驱动电路区示意图；
[0018]图3为本发明实施例中公开的一种栅极驱动电路VSR示意图；
[0019]图4为图3中栅极驱动电路VSR的等效电路图；
[0020]图5为本发明实施例中公开的一种阵列基板示意图；
[0021]图6为本发明实施例中公开的一个像素单元P的放大示意图；
[0022]图7为图6中沿aa线方向的截面示意图；
[0023]图8为本发明实施例中公开的信号控制线的布置方式一示意图；
[0024]图9为本发明实施例中公开的信号控制线的布置方式又一示意图；
[0025]图10为图9中沿bb线方向的截面示意图；
[0026]图11为本发明实施例中公开的第一种TFT的布置方式不意图；
[0027]图12为图11中沿dd线方向的截面示意图；
[0028]图13为本发明实施例中公开的第二种TFT的布置方式示意图；
[0029]图14为图13中沿ee线方向的截面示意图；
[0030]图15为本发明实施例中公开的第三种TFT的布置方式示意图；
[0031]图16为图15中沿ff线方向的截面示意图；
[0032]图17为本发明实施例中公开的第四种TFT的布置方式示意图；
[0033]图18为图17中沿cc线方向的截面示意图；
[0034]图19为本发明实施例中公开的一二极管型的TFT的布置方式示意图；
[0035]图20为图19中沿gg线方向的截面示意图；
[0036]图21为本发明实施例中公开的又一二极管型的TFT的布置方式示意图；
[0037]图22为图21中沿hh线方向的截面示意图；
[0038]图23为本发明实施例中公开的第一种电容器布置方式示意图；
[0039]图24为图23中沿ii线方向的截面示意图；
[0040]图25为本发明实施例中公开的第二种电容器布置方式示意图；
[0041]图26为图25中沿jj线方向的截面示意图；
[0042]图27为本发明实施例中公开的第三种电容器布置方式示意图；
[0043]图28为本发明实施例中公开的第四种电容器布置方式示意图；
[0044]图29为本发明实施例中公开的一电容器等效电路图；
[0045]图30为本发明实施例中公开的一种显示面板示意图；
[0046]图31为本发明实施例中公开的一种显示装置示意图。
【具体实施方式】
[0047]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0048]附图中各器件的形状和大小不反映其真实比例，目的只是示意说明本
【发明内容】
。
[0049]如图3_图7所不，本发明公开了一种TFT阵列基板1，包括:一基板11，在基板11上包括显示区AA和非显示区；其中，
[0050]如图7(图7为图6中沿aa虚线的截面图)所示，基板11上设置有半导体层13、覆盖半导体层13栅极金属层13、覆盖栅极金属层13上的源漏极金属层14和覆盖所述源漏极金属层的公共电极层16 ;
[0051]另外，基板11上还设置覆盖所述公共电极层16的像素电极层17。
[0052]如图5-7所示，在显示区内设有多条形成于栅极金属层12上的扫描线、多条形成于源漏极金属层14上的数据线、多条扫描线与多条数据线交错定义出多个呈阵列布置的子像素；其中，多个子像素相互分离设置，并形成有留空区(如图5中的虚线方框所示)；
[0053]如图3-4所示，在显示区AA中还包括多个设置于留空区(如图5中的虚线方框所示)的栅极驱动电路VSR元件；另外，为了避免栅极驱动电路VSR工作时对阵列基板处于显示状态下的影响，需要设置公共电极层16将栅极驱动电路VSR元件覆盖，通过公共电极层16来屏蔽来自栅极驱动电路VSR元件上的干扰信号。
[0054]继续参考图7(图7为图6中沿aa虚线的截面图)所示，为了更好的屏蔽来自栅极驱动电路VSR元件上的干扰信号对阵列基板处于显示状态下的影响，需要在源漏极金属层14和公共电极层16之间设有第一非导电介质层15。一般来说，第一非导电介质层15可以是钝化层或有机膜层。对于钝化层的材料，一般为氮化硅或者氧化硅等等。另外，为了进一步的保证阵列基板在显示状态下的无干扰信号，对第一非导电介质层15的厚度是有一定要求的，至少厚度为0.8 μ m，且小于等于5 μ m，在此厚度范围内，厚度越大，对干扰信号的屏蔽效果越好。当然，从工艺的角度出发，较佳地，钝化层或有机膜层的厚度范围为2-3 μ m。在此厚度范围内，既可以保证对干扰信号屏蔽基本完全，同时膜层厚度合适，不会使得阵列基板的整体厚度过大，从而违背当前技术中对产品轻薄化的要求。
[0055]继续参考图7所示，半导体层13是被栅极金属层12所覆盖，故从薄膜晶体管TFT的类型来说，是一种顶栅结构，即TFT的栅极是位于TFT的半导体之上。这种结构，当半导体层的材料为低温多晶娃(low temperature p_Si，LTPS)半导体材料，会使得TFT的工作性质表现优异，同时在工艺制程上更为简单易行，具体来说，LTPS工艺形成的p-Si结构是由许多Si原子的小规模结晶颗粒组而成，采用工艺温度低于600°C的低温多晶硅技术，可以使得TFT的电子迀移率达到300cm2/V.S。当采用“顶栅结构”时，TFT中的寄生电容可以通过栅极自对准工艺降低值最小，降低功耗，且在ELA(eximer laser annealing准分子激光退火)工艺时能够比较容易得到均匀的P-Si。目前来说顶栅结构是LTPS-TFT的主流结构。本发明实施例是基于上述的“顶栅结构”为例进行阐述。
[0056]为了能够在阵列基板上的显示区AA中设置多个栅极驱动电路VSR元件，故需要在显示区AA中设置多个留空区，以下将详细阐述留空区的具体设置方式:
[0057]在显示区AA中为了尽可能大的拉开子像素之间的间隙，以有足够的空间放置栅极驱动电路VSR的元件，故需要对子像素的结构有特殊的设计。具体来说，如图5和图6所示，其中图6是图5中一个第一像素单元P的局部放大图，在显示区AA包括多个第一像素单元P，如图6所示，每个第一像素单元P包括相邻设置的第一子像素Pl和第二子像素Pl ;相邻设置的第一数据线Dl和第二数据线D2位于所述第一子像素Pl和所述第二子像素P2之间，且第一子像素Pl和第二子像素P2分别与第一数据线Dl和第二数据线D2电连接。以第一子像素Pl为例，具体来说，第一子像素Pl中的像素电极通过其所对应的薄膜晶体管TFT的源/漏极连接到第一数据线Dl上，当第一子像素Pl处于显示状态时，第一数据线Dl向其传输显示数据信号。
[0058]参考图5-6所示，由于第一数据线Dl和第二数据线D2是相邻设置，那么两个相邻的像素单元P之间无数据线设置，则可以在两个相邻的像素单元P之间设置沿数据线方向延伸的第一预设留空区Gl (如图5中虚线方框所示)，如图5所示。<