br>[0059]继续参考图5-6所示，虽然第一数据线Dl和第二数据线D2是相邻设置，但为了将栅极驱动电路元件能够布置在显示区AA中，故将第一数据线Dl和第二数据线D2之间距离拉大，在两者之间设置沿数据线方向延伸的第二预设留空区G2(如图5中虚线方框所示)。
[0060]以上的留空区均是沿数据线方向延伸而设置的，以下将详细阐述沿扫描线方向延伸的留空区的具体设置方式:
[0061]继续参考图5所示，在显示区AA中位于同一行的多个子像素连接到同一条扫描线上；其中，显示区AA包括多个在列方向(即数据线延伸方向)上相邻设置的第三子像素P3和第四子像素P4 ;第三子像素P3和第四子像素P4分别连接到第一扫描线SI和第二扫描线S2，且第一扫描线SI是位于第三子像素P3和第四子像素P4之间，也就是说第一扫描线SI和第二扫描线S2是相互间隔设置；
[0062]其中，在第一扫描线SI和第三子像素P3之间设置有，沿扫描线方向延伸的第三预设留空区G3(如图5中虚线方框所示)；
[0063]在第二扫描线S2和第子四像素P4之间设置有，沿扫描线方向延伸的第四预设留空区G4(如图5中虚线方框所示)；
[0064]在第一扫描线SI和第子四像素P4之间设置有，沿扫描线方向延伸的第五预设留空区G5(如图5中虚线方框所示)。
[0065]其中，第一预设留空区Gl的面积大于第二预设留空区G2 ;第五预设留空区G5的面积大于第三预设留空区G3 ;第五预设留空区G5的面积大于第四预设留空区G4。另外，由于第三预设留空区G3和第四预设留空区G4均是设置于子像素和对应的扫描线之间，故两者的面积基本是相同的。其中，留空区包括第一至第五预设留空区。
[0066]通过在阵列基板I的显示区AA内，设置多个沿着数据线方向延伸和扫描线方向延伸的留空区，具体为第一预设留空区至第五预设留空区，如此保证了在显示区AA中具有足够的空间来布置栅极驱动电路VSR元件，以实现栅极驱动电路尽量不占用边框区域(即非显示区)，从而达到窄边框甚至无边框的设计理念。
[0067]另需说明的是，基于本发明实施例基础上，也可以通过将两条扫描线相邻设置，且分别连接到对应的行的子像素上，如此可以形成沿着扫描线方向延伸的第一预设留空区，其他的留空区也是类似与上述实施例中所描述的留空区，不同的是延伸方向不同。同样可以将栅极驱动电路元件设置在这些留空区中，由于其设置方式可以参考本实施例中的公开的设置方式，故在此就不再赘述。但本发明并不限于具体实施例中留空区的设置方式。
[0068]以下将具体阐述将多个栅极驱动电路VSR元件布置在阵列基板上显示区的具体方式:
[0069]如图3-4所示，其中图4是图3的栅极驱动电路VSR的等效电路图，在栅极驱动电路VSR中包括多个栅极驱动电路元件，一般至少包括信号控制线、薄膜晶体管(TFT器件)和电容器。
[0070]另需说明的，本发明实施例中仅以图3和图4为示例来说明，具体各个栅极驱动电路元件的数目及相互之间的连接关系并不限于此。
[0071]在本发明实施例中，栅极驱动电路VSR即扫描驱动电路中的移位寄存器(vertical shift register)，采用低温多晶娃作为薄膜晶体管中的半导体，其作用是周而复始的逐条开启或者关闭扫描线，在每经过一个时钟周期(clock)，便将其输入级的逻辑状态，传送到其输出级。
[0072]对于栅极驱动电路VSR来说，其中的信号控制线BI，一般可以是初始信号输入线(start trigger voltage line，STV line)、时钟信号控制线(clock line，CKline)、高电平信号输入线(voltage high line, VGH line)、低电平信号输入线(voltagelow line, VGLline)、复位信号线(Reset line)、正 / 反扫控制线(forward/backwardline，Fff/BW line)等等;
[0073]对于栅极驱动电路VSR来说，其中电容器C 一般为平行板电容器，用于储存和释放电荷。
[0074]对于本发明实施中的栅极驱动器中的薄膜晶体管TFT中的栅极、源/漏极、半导体均是与子像素中所对应的TFT中各个部分是同一膜层形成的。另外，该栅极驱动电路中还可以包括二极管型的薄膜晶体管(TFT)(图3和4中未示出)，即将通常具有三极管型的薄膜晶体管(TFT)中的栅极与源极或者漏极短接在一起，这样便形成了二极管型的薄膜晶体管 TFT0
[0075]以下将详细阐述信号控制线BI在阵列基板上显示区AA的具体设置方式:
[0076]如图8所示，由于栅极驱动电路VSR中的信号控制线BI —端是需要连接到位于非显示区DA的驱动IC (集成电路，integrate circuit)上，故可以通过如图8所示，可以通过信号控制线BI的一部分围绕显示区AA外围布置，信号控制线BI的中需要与其他元件连接的一部分布置在显不区AA内。
[0077]对于布置在显示区AA内的信号控制线BI的具体方式如图9-10所示，其中图10是图9中沿bb线方向上的截面图，信号控制线BI设置于第一预设留空区Gl中，且沿数据线D1、D2方向延伸且与扫描线S绝缘交叉设置。
[0078]另外，信号控制线BI的主体部分为第一信号走线Bll是与扫描线同层设置的。为了实现与扫描线S的交叉绝缘，则需要设置跨桥连接部分即第二信号走线B12，将多个第一信号走线Bll连接成一个完整的信号控制线BI。
[0079]具体来说，信号控制线BI包括第一信号走线Bll和第二信号走线B12。其中，主体部分即第一信号走线Bll由栅极金属层12图案化形成；跨桥连接部分即第二信号走线B12由源漏极金属层13图案化形成，也就是说，第二信号走线B12与数据线是同层设置。
[0080]参考图10所示，由于第一信号走线Bll和第二信号走线B12布置在不同金属层，两者需要通过第一过孔结构Kll实现电连接。第一信号走线Bll通过跨桥结构实现与扫描线S之间是同层交叉绝缘设置。
[0081]另外，由于信号控制线BI是设置在第一预设留空区Gl中，考虑到阵列基板上在有限的空间内，需要布置各种金属走线，导致第一预设留空区Gl在沿扫描线方向上的宽度是比较小的，故信号控制线BI的在沿扫描线S方向上的线宽比较小，但在沿数据线Dl、D2方向上的长度很长，如此导致单根的信号控制线BI的电阻会比较大了，可能会带来信号传输延缓(delay)的问题。
[0082]为了克服由于单根信号控制线BI电阻过大的问题，该栅极驱动电路元件中还包括有信号控制线组，即由至少两条设置于不同的第一预设留空区Gl且相互并联的信号控制线BI组成，利用将多个单根的信号控制线BI相互并联，使得总体电阻降低的原理来实现整个信号控制线组低电阻的目的，从而改善信号传输延缓问题。当然由于多个信号控制线BI相互并联，故每个信号控制线BI上所施加的信号相同。
[0083]如图9所示，对于多个信号控制线BI相互并联的具体方式为:多个信号控制线BI通过至少一条第一连接走线连接Lll连接。在本发明实施中，为了从工艺易行和降低成本的角度出发，第一连接走线Lll可以由栅极金属层图案化形成，从而实现第一连接走线Lll与对应的信号控制线BI直接连接，无需另设跨桥结构，使得金属走线布置简化。当然，第一连接走线连接也可以由其他金属层图案化得到，例如源漏极金属层，只有能够实现多个信号控制线之间在电学上的并联即可。
[0084]另外，为了从金属走线相互间的布置格局优化的角度，第一连接走线Lll可以平行于数据线进行设置，也就是第一连接走线Lll与对应的信号控制线BI同层交错从而实现直接连接。另外，第一连接走线Lll可以设置在第三预设留空区G3、第四预设留空区G4或者第五预设留空区G5等等，以及设置多少个第一连接走线Lll可以实现信号控制线BI上的电阻最优化，可以根据实际的情况而定，本发明不限于此。
[0085]以下将详细阐述薄膜晶体管TFT在阵列基板上显示区AA的具体设置方式:
[0086]如图11-19所示(图12是图11中沿dd线方向的截面图；图14是图13中沿ee线方向的截面图；图16是图15中沿ff线方向的截面图；图18是图12中沿cc线方向的截面图)，由于栅极驱动电路ASG中的薄膜晶体管TFT包括栅极gll、第一半导体clll、源极sll和漏极dll。其中，第一半导体clll由半导体层图案化形成，且与栅极gll相对设置；栅极gll由栅极金属层图案化形成；源极sll由栅极金属层和源漏极金属层图案化形成；漏极dll由栅极金属层和源漏极金属层图案化形成。
[0087]以下将具体阐述栅极驱动电路VSR中薄膜晶体管TFT在留空区的不同种布置方式:
[0088]如图11-12所示，本发明实施例中公开的第一种薄膜晶体管TFT在留空区的设置方式。具体来说，其中，栅极gll平行于扫描线S设置，其作用不仅是能够控制TFT打开和关闭的作用，还起到将栅极gll与其他器件连接的作用，如连接外接控制信号、与其他TFT器件的栅极电连接等作用。
[0089]另外栅极gll设置于第五预设留空区G5中，且源极sll或者漏极dll的正向投影不能在栅极gll存在交叠，其原因是由于本发明实施例中的TFT均为顶栅结构，即栅极覆盖半导体，源/漏极需要与半导体具有欧姆接触，一般通过过孔结构实现；如果源极或者漏极的正向投影与栅极有交叠的话，则由于过孔结构的存在，会使得源/漏极和栅极电连接在一起，而使得TFT无法正常工作。
[0090]鉴于上述原因，对于第一半导体clll而言，其由于是需要和栅极gll相对设置，故第一半导体Clll需要与gill设置在相同的区域，另外，在考虑TFT的宽长比的因素，较佳的，可以将第一半导体clll设置第五预设留空区G5和第一预设留空区Gl所形成的第一交叠区域OLl处。如此，既可以保证栅极与源/漏极的正向投影不交叠，也可以使得TFT具有较为合适的宽长比，可以满足栅极驱动电路工作。继续参考如图7和图12所示，第一半导体clll与子像素中的TFT的半导体是同层设置，即均由半导体层13图案化形成。
[0091]对于源极sll的具体方式如下:
[0092]源极sll包括平行于数据线D设置的第一源极走线sill和平行于扫描线S设置的第二源极走线sll2 ;其中，第一源极走线sill是源极sll的主体部分，第二源极走线sll2起到将源极s 11与其他器件连接的作用，如连接外接控制信号、与其他TFT器件的源极电连接等作用。
[0093]其中，第一源极走线sill由源漏极金属层14图案化形成，由于源极sll需要与第一半导体clll形成欧姆接触，故第一源极走线sill需要与第一半导体clll相对设置，且位于第一预设留空区Gl中；另外，由于第二源极走线sll2的作用是连接外接信号等功能，如图3-4所示，例如连接到信号控制线BI上，为了避免需要换线结构而带来的布线复杂问题，可以将第