求可为几十伏。因此，可形成多个区域120以允许通电元件限定更高的总通电电压。
[0058]参见图2，其示出了用于形成具有导电迹线的三维基底的示例性过程200。在一些实施例中，在基部材料保持平面形状的同时，可形成经过处理后可变成三维表面上的互连件的一组导电特征结构。在210处，可形成基部基底。在眼科实施例中，基底可适合形成眼科装置的一部分。例如，基底可包含聚酰亚胺。在基部基底由导电材料形成的实施例中，所述表面可涂布绝缘体材料，该材料可允许在其表面上形成互连件。在一些实施例中，在基底由聚酰亚胺构成的情况下，基底可被涂布绝缘层，例如，氧化铝，该绝缘层可在沉积或形成薄膜晶体管之前提供基底预缩功能。
[0059]在一些实施例中，可在210处获得的基底上来处理薄膜纳米晶体集成电路。在一些此类实施例中，纳米晶体处理步骤，例如，如图4所示，可发生在如图2所示的基底处理步骤之前。因此，在210处形成的基底可包括位于其表面上的薄膜纳米晶体集成电路装置。在其他实施例中，薄膜纳米晶体集成电路装置可单独形成并且可在260处基底处理之后连接至导电迹线。
[0060]在220处，导电膜可应用于基底。导电膜可包括例如铝膜。在一些实施例中，导电膜可在平面基底可三维成形的情况下变形，并且导电膜可包含具有足够厚度的延展性导电材料，以免在三维成形过程期间机械性失效。
[0061]在230处，导电膜可被图案化为这样的形状，所述形状可在平面基底三维成形之后形成预定的形状。在230处形成的形状只是为了进行示意性的说明，显然可采用其他形态。可通过多种方法对导电膜(例如，铝膜)进行图案化，例如，通过使用化学蚀刻或激光烧蚀的光刻法。另选地，成像导体图案可通过筛网直接沉积成图案化形状。在薄膜纳米晶体集成电路装置被包括在基底上的实施例中，在230处形成的图案化形状可连接至薄膜纳米晶体集成电路。
[0062]在240处，在一些实施例中，包括具有上覆导电结构的基部基底的堆叠层可封装在上覆材料中。在一些实施例中，上覆材料可包括可热成形材料，诸如乙二醇改性的聚对苯二甲酸乙二酯(PETG)。在一些实施例中，或更具体地，在堆叠层可热成形的实施例中，在240处的形成结构的封装可在热成形过程期间提供稳定性以产生三维形状。在一些实施例中，第一平面热成形过程可发生在240处以密封所述堆叠层，这可将上覆绝缘材料粘附于下面的基底基部和导电膜中的限定结构。在一些实施例中，复合膜可不利地影响中央光学区域，并且可移除堆叠层的中央光学区域。
[0063]在250处，包含基部材料并形成导电结构的堆叠层和上覆封装与绝缘层可经受热成形过程，其中堆叠层可为三维成形的。在一些实施例中，在260处，在堆叠层涂布绝缘层的情况下，在260处可于绝缘材料内形成通孔。在260处，导电通孔和开口可被包括在合适位置处，其中通孔可允许薄膜纳米晶体集成电路与包括在堆叠层上的封装的导电特征结构连接。通孔和开口可通过多种过程形成，包括例如激光消融，所述激光消融可通过烧蚀堆叠层的上绝缘体层精确地形成开口，从而暴露下面的导电膜区域。
[0064]电连接位于三维成形或可成形插入物基底i:的薄膜纳米晶体集成电路装置
[0065]参见图3，其示出了薄膜纳米晶体集成电路305的示例性实施例，该薄膜纳米晶体集成电路被包括在三维成形堆叠层上，该堆叠层包括具有导电迹线325的基底300。在一些此类实施例中，在导电迹线325被包括在基底300上之后，可附接薄膜纳米晶体集成电路305。另选地，在放置导电迹线325之前，可将薄膜纳米晶体集成电路305包括在基底300上。
[0066]薄膜纳米晶体集成电路305的部件可通过包括在基底300上的互连特征结构310，320电连接至导电迹线325。互连特征结构310和320处的电连接件可将薄膜纳米晶体集成电路305连接至基底300上对于介质插入物的功能操作至关重要的电部件。此类电部件可包括例如通电元件、传感器、有源光学元件、其他集成电路设计、药物栗和药物分配装置。在包括倒装式芯片取向的一些实施例中，互连特征结构310，320可包含例如可流动焊料球或导电环氧树脂。在导电迹线325和互连特征结构310，320被封装或绝缘的实施例中，可从堆叠层中剪出或切出通孔，该通孔允许薄膜纳米晶体集成电路305的部件和互连特征结构310，320之间的连接。
[0067]在介质插入物表面i:形成薄膜纳米晶体集成电路晶体管
[0068]薄膜纳米晶体集成电路装置可包括各种结构，包括诸如基于场效应半导装置结构的结构。在一些此类示例性实施例中，所述装置可包括具有位于纳米晶体层之下、之上、或之中的栅电极的设计。
[0069]参见图4，其示出了并行处理流程400，450的示例性实施例，该并行处理流程可产生互补的P型和η型薄膜纳米晶体集成电路装置。在一些实施例中，可单独执行η型过程400和P型过程450。在410处，用于每种类型的装置的基部材料可为平坦或平面基底，其上可形成装置。在一些“底栅”电极型过程实施例中，在步骤415处，可沉积金属或导电材料以形成绝缘的栅电极。在一些实施例中，栅电极可从溅射源或蒸发源通过筛网沉积。其他方法可包括毯覆性沉积，随后进行图案化的蚀刻处理。
[0070]在一些实施例中，在420处，可沉积栅极电介质层以覆盖和围绕栅电极。用于所述沉积的一个示例性方法可为从液体前体旋涂电介质，之后进行固化过程。在其他实施例中，电介质可通过气相沉积来沉积，并在一些情况下随后通过例如化学机械抛光技术平面化。在其他实施例中，氧化铝的种膜可根据特征结构而生长在选定区域中，例如可阻止选定区域之外的成形的包含金的特征结构。在一些实施例中，原子层沉积处理可允许高质电介质膜(诸如氧化铝原子层)在特定区域中选择性生长。
[0071 ] 在400和425处η型处理的一些实施例中，η型薄膜纳米晶体集成电路层可沉积于电介质层上。可通过薄膜纳米晶体集成电路的喷洒形式的掩模沉积来按区域控制该沉积。在其他实施例中，可施加毯覆式膜，之后进行图案化的移除过程。η型层的示例性材料可包括例如CdSe纳米晶体，其可通过配体(诸如，硫氰酸盐)相互结合。在一些实施例中，所述示例性层可掺杂铟。在双极性装置的一些实施例中，η型薄膜纳米晶体集成电路膜可在425处沉积在电介质层上，并且η型层可在430处由P型薄膜纳米晶体集成电路材料覆盖。在其他实施例中，如图所示，P型处理450可不包括425处的η型层沉积。
[0072]在一些P型实施例中，在步骤430处，P型薄膜纳米晶体集成电路层可沉积于电介质层之上。可通过薄膜纳米晶体集成电路的气相形式的掩模沉积来按区域控制该沉积。在其他实施例中，可施加毯覆式膜，之后进行图案化的移除过程。在一些实施例中，η型处理400可不包括430处的P型层沉积。P型层可包括例如CuSe纳米晶体。另选地，ρ型层可包含有机半导体层，该有机半导体层可包含例如并五苯、并四苯、红荧烯和区域规则性聚(3-己基噻吩)(Ρ3ΗΤ)。对于本领域的普通技术人员而言可显而易见的是，其他材料可包括可接受的、可符合本文技术范围的η型和P型有机TFT装置和纳米晶体TFT装置。
[0073]在435和436处，电极461，462可放置在形成的薄膜纳米晶体集成电路晶体管装置上。如图所示，η型过程的435处的电极放置可与ρ型过程的436处的电极放置分开。在一些实施例中，步骤435，436处的电极461，462的放置可同时进行。可存在形成源极/漏极的许多方法，包括从溅射源或蒸发源的筛网沉积。其他方法可包括毯覆性沉积，随后进行图案化的蚀刻处理。形成绝缘的导电电极结构的任何方法均可适合本文的领域。
[0074]在一些实施例中，在440和441处，可放置绝缘体以封装源极/漏极或整个装置。沉积的一个示例性方法可包括从液体前体旋涂电介质，之后进行固化过程。在其他实施例中，电介质可通过气相沉积来沉积，并且在一些具体实施中，电介质可通过例如化学机械抛光技术平面