因此，在图8的像素阵列中，存储区域AR存在于在水平方向上位置彼此相邻的奇数列线的像素P1与偶数列线的像素P2之间，并且栅极线和数据线未形成在存储区域AR中。本发明的实施例包括分别从在水平方向上位置彼此相邻且存储区域AR置于其间的像素P1和P2分支出来的分支像素电极，以便在存储区域AR中形成存储电容器。分支像素电极用作存储电容器的一个电极。
[0052]图9示出了存储电容器形成在存储区域AR中的示例。更具体地，图9示出了图6的一部分XY的具体平面阵列。图10是沿图9的线11-11’得到的横截面图。图11A至图11C示出了划分用于调整存储电容器的电容的电极的示例。
[0053]参照图9和图10，存储区域AR形成在水平方向(S卩，X轴方向)上位置彼此相邻的第一像素P1与第二像素P2之间。在图10中，“ACT”表示半导体图案。
[0054]第一像素P1包括被充电至第一数据电压的第一像素电极UPXL1、位置与第一像素电极UPXL1相对并形成电场的上部公共电极UC0M、向上部公共电极UC0M施加公共电压的下部公共电极DC0M、用于在预定时段(例如，一个帧时段)期间保持第一数据电压的第一存储电容器Cst 1以及第一 TFT。第一 TFT响应于来自第二栅极线GL2的扫描脉冲而接通在第一数据线DL1与第一像素电极UPXL1之间流动的电流，并因而将第一数据线DL1的第一数据电压供给至第一像素电极UPXL1。第一 TFT包括与第二栅极线GL2集成的栅电极G、与第一数据线DL1集成的漏电极D以及通过第一接触孔CT1连接至第一像素电极UPXL1的源电极So
[0055]第二像素P2包括被充电至第二数据电压的第二像素电极UPXL2、位置与第二像素电极UPXL2相对且形成电场的上部公共电极UC0M、向上部公共电极UC0M施加公共电压的下部公共电极DC0M、用于在预定时段期间保持第二数据电压的第二存储电容器Cst2以及第二 TFT。第二 TFT响应于来自第一栅极线GL1的扫描脉冲而接通在第二数据线DL2与第二像素电极UPXL2之间流动的电流，并因而将第二数据线DL2的第二数据电压供给至第二像素电极UPXL2。第二 TFT包括与第一栅极线GL1集成的栅电极G、与第二数据线DL2集成的漏电极D以及通过第二接触孔CT2连接至第二像素电极UPXL2的源电极S。
[0056]第一存储电容器Cst 1和第二存储电容器Cst2形成在水平方向上位置彼此相邻的第一像素P1与第二像素P2之间的存储区域AR中。用于驱动第一像素P1和第二像素P2的栅极线和数据线未形成在存储区域AR中。结果，最小化由于信号线DL和GL而引起的寄生电容的影响，并且实质上增大第一存储电容器Cstl和第二存储电容器Cst2的电容。
[0057]可使用与栅极线GL1和GL2以及TFT的栅电极G相同的材料和相同的工艺来形成下部公共电极DC0M。下部公共电极DC0M可沿着水平方向(即，X轴方向)与栅极线GL1和GL2平行地形成，并且也可在存储区域AR中沿着垂直方向(即，Y轴方向)延伸。
[0058]存储区域AR中的第一分支像素电极BRPXL1可形成在下部公共电极DC0M之上且可形成在上部公共电极UCOM之下，其中，栅极绝缘层GI置于第一分支像素BRPXL1与下部公共电极DC0M之间，无机绝缘层PAS和有机绝缘层PAC中的至少一个置于第一分支像素电极BRPXL1与上部公共电极UC0M之间。存储区域AR中的第二分支像素电极BRPXL2可形成在下部公共电极DC0M之上且可形成在上部公共电极UC0M之下，其中，栅极绝缘层GI置于第二分支像素电极BRPXL2与下部公共电极DC0M之间，无机绝缘层PAS和有机绝缘层PAC中的至少一个置于第二分支像素电极BRPXL2与上部公共电极UC0M之间。可使用与数据线DL1和DL2以及TFT的源电极S和漏电极D相同的材料和相同的工艺来形成第一分支像素电极BRPXL1和第二分支像素电极BRPXL2。第一分支像素电极BRPXL1可与第一 TFT的漏电极D集成，然后可通过第一接触孔CT1连接至第一像素电极UPXL1。第二分支像素电极BRPXL2可与第二 TFT的漏电极D集成、然后可通过第二接触孔CT2连接至第二像素电极UPXL2。可使用与第一像素电极UPXL1和第二像素电极UPXL2相同的材料和相同的工艺来形成上部公共电极UC0M。上部公共电极UC0M可与第一像素电极UPXL1和第二像素电极UPXL2位置上相对，并且还可在存储区域AR中沿着垂直方向(即，Y轴方向)延伸。
[0059]因此，第一存储电容器Cstl包括使用第一分支像素电极BRPXL1和上部公共电极UC0M作为两个电极的第一上部存储电容器CstAl以及使用第一分支像素电极BRPXL1和下部公共电极DC0M作为两个电极的第一下部存储电容器CstBl，并且可被形成为双向存储电容器。结果，第一存储电容器Cstl的电容可增大，并且第一存储电容器Cstl的形成区域可减小。
[0060]另外，第二存储电容器Cstl包括使用第二分支像素电极BRPXL2和上部公共电极UC0M作为两个电极的第二上部存储电容器CstA2以及使用第二分支像素电极BRPXL2和下部公共电极DC0M作为两个电极的第二下部存储电容器CstB2，并且可形成为双向存储电容器。结果，第二存储电容器Cst2的电容可增大，并且第二存储电容器Cst2的形成区域可减小。
[0061]第一分支像素电极BRPXL1和第二分支像素电极BRPXL2可不对称地形成在存储区域AR中，以最大程度地抑制从相邻像素施加的电场的干扰的影响。也就是说，第一分支像素电极BRPXL1可位置更靠近第一像素电极UPXL1而非第二像素电极UPXL2，并且第二分支像素电极BRPXL2可位置更靠近第二像素电极UPXL2而非第一像素电极UPXL1。
[0062]由于第一存储电容器Cstl和第二存储电容器Cst2中的每一个均具有双向结构，因此第一存储电容器Cstl和第二存储电容器Cst2中的每一个的电容可能过度地增大。因而，如图11A至图11C所示，本发明的实施例可以通过将上部公共电极UC0M和下部公共电极DC0M中的至少一个划分成存储区域AR中的两个或更多个电极图案来容易地调整第一存储电容器Cstl和第二存储电容器Cst2的电容。
[0063]图12示出了根据本发明的实施例的其中形成有存储电容器的像素阵列的另一示例。图13示出了存储电容器形成在存储区域中的示例，更具体地，示出了图12的一部分XY的具体平面阵列。图14是沿图13的线II1-1II’得到的横截面图。图15示出了图13的变型示例。图16是沿图15的线II1-1II’得到的横截面图。
[0064]参照图12至图16，存储区域AR形成在水平方向(即，X轴方向)上位置彼此相邻的第一像素P1与第二像素P2之间。在图14和图16中，“ACT”表示半导体图案。
[0065]第一像素P1包括被充电至第一数据电压的第一像素电极UPXL1、位置与第一像素电极UPXL1相对且形成电场的上部公共电极UCOM、向上部公共电极UCOM施加公共电压的下部公共电极DCOM、用于在预定时段(例如，一个帧时段)期间保持第一数据电压的第一存储电容器Cstl以及第一 TFT。第一 TFT响应于来自第二栅极线GL2的扫描脉冲而接通在第一数据线DL1与第一像素电极UPXL1之间流动的电流，并因而将第一数据线DL1的第一数据电压供给至第一像素电极UPXL1。第一 TFT包括与第二栅极线GL2集成的栅电极G、与第一数据线DL1集成的漏电极D以及通过1-1接触孔CT11连接至第一像素电极UPXL1的源电极S。
[0066]第二像素P2包括被充电至第二数据电压的第二像素电极UPXL2、位置与第二像素电极UPXL2相对且形成电场的上部公共电极UC0M、向上部公共电极UC0M施加公共电压的下部公共电极DC0M、用于在预定时段期间保持第二数据电压的第二存储电容器Cst2以及第二 TFT。第二 TFT响应于来自第一栅极线GL1的扫描脉冲而接通在第二数据线DL2与第二像素电极UPXL2之间流动的电流，并因而将第二数据线DL2的第二数据电压供给至第二像素电极UPXL2。第二 TFT包括与第一栅极线GL1集成的栅电极G、与第二数据线DL2集成的漏电极D以及通过2-1接触孔CT21连接至第二像素电极UPXL2的源电极S。
[0067]第一存储电容器Cstl和第二存储电容器Cst2形成在水平方向上位置彼此相邻的第一像素P1与第二像素P2之间的存储区域AR中。用于驱动第一像素P1和第二像素P2的栅极线和数据线未形成在存储区域AR中。结果，最小