阵列基板和显示装置的制造方法
【技术领域】
[0001]本实用新型涉及显示技术领域，尤其涉及一种阵列基板和包含该阵列基板的显示
目.0
【背景技术】
[0002]液晶显示技术已广泛应用在电视、手机以及公共信息显示等领域。目前，液晶显示主要可以分为扭曲向列相(TN)模式、垂直排列(VA，vertical-aligned)模式、面内开关(IPS, in-plane switching)模式。其中，对于垂直排列模式的液晶，其对比度较高、且在一个像素内可实现8畴液晶排列，从而可以得到宽视角，因此，垂直排列模式的液晶在大尺寸液晶电视方面得到了广泛应用。
[0003]液晶显示装置主要由阵列基板和彩膜基板对盒组成。其中，该阵列基板包括多条栅线与多条数据线，栅线与数据线垂直交叉(因它们位于不同的层中，故交叉时不会导通)，且二者的每个交叉位置附近设置有薄膜晶体管(包括栅极、源极和漏极)，该数据线的信号电压通过该薄膜晶体管写入像素电极。
[0004]目前的阵列基板在实际应用中不可避免地存在以下问题:
[0005]对于实现多畴液晶的像素电极，其通常具有根茎部和分支部，其中，分支部用于控制液晶分子的排列，例如控制液晶分子的取向方向和取向稳定性等等。但是，该分支部的电场往往会与数据线或栅线的电场产生干扰，造成液晶分子的排列异常，从而造成透过率下降，对比度降低。
【实用新型内容】
[0006]本实用新型的目的在于提供一种阵列基板和显示装置，其可以减小分支部的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列。
[0007]为解决上述技术问题，作为本实用新型的第一个方面，提供一种阵列基板，包括交叉设置的多条数据线和多条栅线，且在所述数据线和所述栅线的交叉位置附近设置有像素电极，所述像素电极包括亚像素电极，所述亚像素电极包括根茎部和与之连接的分支部组，所述分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开；所述分支部组与所述数据线和/或栅线部分重叠。
[0008]其中，在所述数据线和所述栅线的交叉位置附近设置的所述亚像素电极的数量为一个或多个，且多个所述亚像素电极沿平行于所述数据线的方向排列。
[0009]优选的，其中至少一个所述亚像素电极还包括连接部，所述连接部用于将所有的所述分支部朝向所述数据线的端部相互连接；或者，将一部分相邻的两个分支部朝向所述数据线的端部相互连接。
[0010]其中，其中至少一个所述亚像素电极的分支部组和与之相临近的所述栅线部分重置。
[0011]其中，其中至少一个所述亚像素电极的分支部组和与之相邻的两条数据线中的至少一条部分重叠。
[0012]其中，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝相对设置。
[0013]优选的，其中至少一个所述亚像素电极中的各个狭缝和与该亚像素电极相邻、且由同一所述栅线界定的亚像素电极中的各个狭缝交错设置。
[0014]优选的，所述阵列基板还包括树脂层，所述树脂层设置在所述像素电极与所述数据线之间。
[0015]优选的，所述树脂层的厚度的取值范围在0.5?5 μπι。
[0016]优选的，所述阵列基板还包括彩膜层，所述彩膜层设置在所述像素电极与所述数据线之间。
[0017]优选的，所述彩膜层的厚度的取值范围在0.5?3 μπι。
[0018]作为本实用新型的第二个方面，还提供一种显示装置，所述显示装置包括阵列基板和与该阵列基板对盒设置的对盒基板，所述阵列基板为本实用新型提供的上述阵列基板。
[0019]本实用新型具有以下有益效果:
[0020]本实用新型提供的阵列基板，其通过使亚像素电极的分支部组与数据线和/或栅线部分重叠，可以减小分支部组的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列，进而可以提高透过率、且增加对比度，提高显示质量。
[0021]本实用新型提供的显示装置，其通过采用本实用新型提供的上述阵列基板，可以更好的控制液晶分子的排列，从而可以提高透过率、且增加对比度，提高显示质量。
【附图说明】
[0022]附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本实用新型，但并不构成对本实用新型的限制。
[0023]图1A为本实用新型实施例提供的一种阵列基板的单个像素电极的平面示意图；
[0024]图1B为图1中沿Α1-Α2线的剖视图；
[0025]图1C为图1中沿Β1-Β2线的剖视图；
[0026]图2为本实用新型实施例提供的另一种阵列基板的单个像素电极的平面示意图；
[0027]图3Α为本实用新型实施例提供的又一种阵列基板的单个像素电极的平面示意图；
[0028]图3Β为本实用新型实施例提供的再一种阵列基板的单个像素电极的平面示意图；
[0029]图4Α为本实用新型实施例提供的一种阵列基板的相邻的两个像素电极的平面示意图；
[0030]图4Β为本实用新型实施例提供的另一种阵列基板的相邻的两个像素电极的平面示意图。
【具体实施方式】
[0031]以下结合附图对本实用新型的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本实用新型，并不用于限制本实用新型。
[0032]本实用新型提供的阵列基板，包括交叉设置的多条数据线和多条栅线，且在数据线和栅线的交叉位置附近设置有像素电极，进一步说，多条栅线平行排列，多条数据线也平行排列，而栅线和数据线垂直相交，将阵列基板划分为多个像素单元；对应每个像素单元的像素电极包括亚像素电极，亚像素电极包括根茎部和与之连接的分支部组，该分支部组由多个分支部组成，且相邻的两个分支部由狭缝隔开。借助根茎部和与之连接的分支部组，可以实现多畴液晶排列。并且，分支部组与数据线和/或栅线部分重叠，这可以减小分支部组的电场与数据线和/或栅线的电场之间的干扰，从而可以更好的控制液晶分子的排列，进而可以提高透过率、且增加对比度，提高显示质量。
[0033]在实际应用中，对于每个像素单元的像素电极，其亚像素电极的数量可以为一个或多个，且多个亚像素电极沿平行于数据线的方向排列。
[0034]下面对本实施例所采用的像素电极的【具体实施方式】进行详细描述。具体地，图1A为本实用新型实施例提供的一种阵列基板的单个像素电极的平面示意图。图1B为图1中沿A1-A2线的剖视图。图1C为图1中沿B1-B2线的剖视图。请一并参阅图1A-1C，该阵列基板包括交叉设置的多条数据线30和多条栅线10，其中，多条栅线10分别为11UO2'…1iUOw、…，并且栅线10可以采用单层结构，或者也可以采用多层结构，且采用Μο\Α1\Μο、Ti\Cu\Ti或者MoTi\Cu等材料制作。多条数据线30分别为数据线30^3(^、…30」、30」+1、…。
[0035]在本实施例中，由一条栅线1i和相邻的两条数据线30」和30 j+1界定的像素电极，其包括沿平行于数据线30的方向排列两个亚像素电极，分别为第一亚像素电极50和第二亚像素电极51，二者各自包括根茎部和与之连接的分支部组。其中，第一亚象素电极50的根茎部包括与栅线10相互平行的根茎部50a、与数据线30平行的根茎部50b，二者呈十字交叉状；与之相类似的，第二亚象素电极51的根茎部包括与栅线10相互平行的根茎部51a、与数据线30平行的根茎部51b，二者呈十字交叉状。
[0036]第一亚象素电极50的分支部组由多个分支部50c组成，各个分支部50c连接到根茎部50a或根茎部50b，且相邻的两个分支部50c由狭缝50d隔开。第二亚象素电极51的分支部组由多个分支部51c组成，各个分支部51c连接到根茎部51a或根茎部51b，且相邻的两个分支部51c由狭缝51d隔开。借助上述根茎部和与之连接的分支部组，可以实现8畴液晶排列，如图1A所示。
[0037]在本实施例中，两个亚像素电极(50，51)的分支部组均和与之相邻的两条数据线(30j,30j+1)部分重叠，以减小分支部组的电场与两条数据线(3(^，3(^_+1)的电场之间的干扰。所谓分支部组与数据线部分重叠，是指二者在阵列基板的衬底上的正投影具有相重叠的部分和非重叠的部分，并且分支部组与数据线部分重叠的方式包括以下两种，第一种方式为:分支部51c的外端延伸至数据线外侧边缘之外，如图1A所示；第二种方式为:分支部的外端仅延伸至超出数据线内侧边缘的位置，而未超出数据线的外侧边缘。
[0038]在实际应用中，根据不同的需要，也可以仅第一亚像素电极50或者第二亚像素电极51的分支部组单独和与之相邻的两条数据线(30」，30」+1)部分重叠；或者，还可以第一亚像素电极50和/或第二亚像素电极51的分支部组单独与数据线30」或者数据线30 j+1部分重叠。
[0039]在本实施例中，第一亚像素电极50通过第一薄膜晶体管Tl与数据线30」电性连接；第二亚像素电极51通过第二薄膜晶体管T2和与之相邻的数据线30j+1电性连接。具体地，第一薄膜晶体管Tl的源极31与数据线30」连接，第一薄膜晶体管Tl的漏极33通过过孔40与第一亚像素电极50连接；第二薄膜晶体管T2的源极与相邻的数据线30j+1连接，第二薄膜晶体管T2的漏极通过过孔41与第二亚像素电极51连接。
[0040]在本实施例中，阵列基板还包括由下而上依次设