专利名称：等离子体处理装置及半导体装置的制造方法
技术领域：
本发明涉及等离子体处理装置及半导体装置的制造方法。
背景技术：
以往，在半导体装置的制造工序中，使用对配置于处理室内的载置台上的基板 (例如，半导体晶圆)进行各种处理、例如蚀刻、成膜处理的装置。而且，已知有采用如下结构的技术，即，在将基板载置于处理室内的载置台上时，以及自载置台搬出基板时，利用自载置台突出的能够上下移动的多个升降销(lifter pin)来支承基板(例如，参照专利文献 1)。此外，还已知有将处理室内的载置台用作下部电极，在载置台和与该载置台相对地配置的上部电极之间施加高频电力来产生等离子体的电容耦合型等离子体处理装置。专利文献1 日本特开2003-293138号公报在电容耦合型等离子体处理装置中，在暴露于等离子体的半导体晶圆等中产生最大为2000V左右的负偏置电压。另一方面，由于静电吸盘(electrostatic chuck)的电极被施加有2000 2500V左右的正电压，因此在静电吸盘的电极与构成载置台(下部电极) 的由导电性金属构成的基材之间产生极化电荷。此时的极化电位由与下部电极的基材相连接的高频施加电路分压，因此该极化电位取决于高频施加电路常数和室电路常数，最大为 2000V左右的正电位。因此，在半导体晶圆和下部电极的基材之间最大可产生4000V左右的电位差，有时在半导体晶圆与下部电极的基材之间或者半导体晶圆与下部电极的基材周边的构造物之间发生放电(电弧放电arcing)，形成在半导体晶圆上的半导体芯片遭受损伤。于是，存在如下问题在形成在半导体晶圆上的半导体芯片遭受损伤时，产品的成品率降低，生产率降低。若将半导体晶圆与下部电极的基材之间的耐电压提高、例如提高至5000V左右， 则能够防止上述那样的放电。但是，在下部电极中例如设有供用于支承半导体晶圆的升降销配置的通孔、用于向半导体晶圆的背面和静电吸盘的表面之间供给导热用的氦气等的气体供给孔等，不容易提高半导体晶圆与下部电极的基材之间的耐电压。特别是用于配置升降销的通孔，冷却用氦气等进入其内部而压力发生变动，成为基于帕邢定律的放电容易发生的状态。
发明内容
本发明是应对上述以往的情况而做出的，其目的在于提供一种能够防止在半导体晶圆等基板与下部电极的基材之间或者在半导体晶圆等基板与下部电极的基材周边的构造物之间发生放电、能够谋求提高成品率、提高生产率的等离子体处理装置及半导体装置的制造方法。本发明的等离子体处理装置的一技术方案包括处理室；下部电极，其设于上述处理室内，具有用于施加高频电力的由导电性金属构成的基材，该下部电极兼作为用于载置被处理基板的载置台；上部电极，其设于上述处理室内，与上述下部电极相对地配置；多个升降销，其在上述下部电极的上表面出没自如，用于将上述被处理基板支承在该下部电极上，其特征在于，上述升降销包括销主体部和设于该销主体部的顶部且外径大于上述销主体部的外径的盖部，上述下部电极具有销主体收容部和盖收容部，该销主体收容部具有比上述盖部的外径小的内径，用于收容上述销主体部，该盖收容部设于该销主体收容部的上部，用于收容上述盖部，上述下部电极具有用于在内部配设上述升降销的升降销用通孔， 在使上述升降销下降的状态下，成为上述盖部收容于上述盖收容部内、上述销主体收容部的上部被上述盖部闭塞的状态。本发明的半导体装置的制造方法的一技术方案使用等离子体处理装置对被处理基板进行等离子体处理来制造半导体装置，该等离子体处理装置包括处理室；下部电极， 其设于上述处理室内，具有用于施加高频电力的由导电性金属构成的基材，该下部电极兼作为用于载置上述被处理基板的载置台；上部电极，其设于上述处理室内，与上述下部电极相对地配置；多个升降销，其在上述下部电极的上表面出没自如，用于将上述被处理基板支承在该下部电极上，其特征在于，该半导体装置的制造方法使用上述升降销并且使用下部电极，上述升降销包括销主体部和设于该销主体部的顶部且外径大于上述销主体部的外径的盖部，上述下部电极具有销主体收容部和盖收容部，该销主体收容部具有比上述盖部的外径小的内径，用于收容上述销主体部，该盖收容部设于该销主体收容部的上部，用于收容上述盖部，上述下部电极具有用于在内部配设上述升降销的升降销用通孔，在该方法中，使上述升降销下降，成为上述盖部收容于上述盖收容部内、上述销主体收容部的上部被上述盖部闭塞的状态下进行等离子体处理。采用本发明，能够提供一种能够防止在半导体晶圆等基板与下部电极的基材之间或者在半导体晶圆等基板与下部电极的基材周边的构造物之间发生放电、能够谋求提高成品率、提高生产率的等离子体处理装置及半导体装置的制造方法。
图1是示意性地表示本发明的实施方式的等离子体蚀刻装置的概略结构的图。图2的(a) (b)是示意性地表示图1中的等离子体蚀刻装置的主要部分的结构的图。图3的(a) (b)是示意性地表示第2实施方式的主要部分的结构的图。图4的(a) (b)是示意性地表示第3实施方式的主要部分的结构的图。图5是示意性地表示以往例的主要部分的结构的图。
具体实施例方式下面，参照
本发明的实施方式。图1表示作为本实施方式的等离子体 处理装置的等离子体蚀刻装置的结构。等离子体蚀刻装置具有气密地构成且为电接地电位的处理室1。该处理室1呈圆筒状，例如由铝等构成。在处理室1内设有用于水平支承作为被处理基板的半导体晶圆W 的载置台2。载置台2的基材2a由导电性的金属、例如铝等构成，载置台2具有作为下部电极的功能。该载置台2隔着绝缘板3支承于导体的支承台4上。另外，在载置台2的上方外周设有例如由单晶硅形成的聚焦环(focus ring)50并且，以围绕载置台2及支承台4 的周围的方式设有例如由石英等构成的圆筒状的内壁构件3a。载置台2的基材2a经由第1匹配器Ila与第IRF电源IOa相连接，并且，载置台2 的基材2a还经由第2匹配器lib与第2RF电源IOb相连接。第IRF电源IOa用于产生等离子体，自该第IRF电源IOa向载置台2的基材2a供给规定频率(27MHz以上，例如40MHz) 的高频电力。第2RF电源IOb用于吸引离子(用于产生偏压)，自该第2RF电源IOb向载置台2的基材2a供给低于第IRF电源IOa的频率的规定频率(13. 56MHz以下，例如3. 2MHz) 的高频电力。另一方面，在载置台2的上方，以与载置台2平行且相对的方式设有具有作为上部电极的功能的簇射头16，簇射头16和载置台2作为一对电极(上部电极和下部电极) 而发挥作用。在载置台2的上表面设有用于 静电吸附半导体晶圆W的静电吸盘6。该静电吸盘 6以电极6a介于绝缘体6b之间的方式构成，电极6a与直流电源12相连接。并且，通过由直流电源12向电极6a施加直流电压，而利用库仑力来吸附半导体晶圆W。在支承台4的内部形成有制冷剂流路4a，制冷剂流路4a与制冷剂入口配管4b、制冷剂出口配管4c相连接。并且，通过使适当的制冷剂、例如冷却水等在制冷剂流路4a中循环，能够将支承台4和载置台2控制在规定的温度。另外，以贯穿载置台2等的方式设有背面气体供给配管30，该背面气体供给配管30用于向半导体晶圆W的背面侧供给氦气等冷热传递用气体(背面气体)，该背面气体供给配管30与未图示的背面气体供给源相连接。采用上述结构，能够将被静电吸盘6吸附保持于载置台2的上表面的半导体晶圆W控制在规定的温度。如图2所示，在载置台2上设有多个、例如3个升降销用通孔200 (在图2中仅表示一个。)，在这些升降销用通孔200的内部分别配设有升降销210。关于升降销用通孔200 和升降销210的结构将在以后进行讲述。如图1所示，上述的簇射头16设于处理室1的顶壁部分。簇射头16具有主体部 16a和构成电极板的上部顶板16b，该簇射头16借助绝缘性构件45支承于处理室1的上部。 主体部16a由导电性材料、例如表面经阳极氧化处理后的铝构成，上部顶板16b装卸自如地支承于主体部16a的下部。在主体部16a的内部设有气体扩散室16c，在主体部16a的底部，以位于该气体扩散室16c的下部的方式形成有多个气体流通孔16d。并且，上部顶板16b上，以沿厚度方向贯穿该上部顶板16b且与上述气体流通孔16d相重合的方式设有气体导入孔16e。通过这样的结构，被供给到气体扩散室16c的处理气体经由气体流通孔16d和气体导入孔16e呈簇射状被分散、供给到处理室1内。另外，在主体部16a等上设有用于使制冷剂循环的未图示的配管，能够在等离子体蚀刻的处理过程中将簇射头16冷却到所期望的温度。在上述主体部16a上形成有用于向气体扩散室16c导入处理气体的气体导入口 16f。在该气体导入口 16f上连接有气体供给配管15a，该气体供给配管15a的另一端与用于供给蚀刻用的处理气体的处理气体供给源15相连接。在气体供给配管15a上，自上游侧依次设有质量流量控制器(MFC) 15b和开闭阀VI。而且，用于等离子体蚀刻的处理气体经由气体供给配管15a自处理气体供给源15供给到气体扩散室16c，再自该气体扩散室16c经由气体流通孔16d和气体导入孔16e呈簇射状分散、供给到处理室1内。上 述作为上部电源的簇射头16经由低通滤波器(LPF) 51与可变直流电源52电连接。该可变直流电源52能够利用通断开关53来进行供电/断电。可变直流电源52的电流/电压以及通断开关53的接通/断开由后述的控制部60进行控制。另外，如后述那样， 在自第IRF电源10a、第2RF电源IOb向载置台2施加高频电力而在处理空间内产生等离子体时，根据需要，可以利用控制部60使开闭开关53接通，向作为上部电极的簇射头16施加规定的直流电压。以自处理室1的侧壁延伸至比簇射头16的高度位置靠上方的位置的方式设有圆筒状的接地导体la。在该圆筒状的接地导体Ia的上部具有顶壁。在处理室1的底部形成有排气口 71，该排气口 71借助排气管72与排气装置73相连接。排气装置73具有真空泵，能够通过使该真空泵动作而将处理室1内减压至规定的真空度。另一方面，在处理室1的侧壁设有晶圆W的搬入搬出口 74，在该搬入搬出口 74上设有用于开闭该搬入搬出口 74的闸阀75。图中的附图标记76、77是装卸自如的D EPO防护件(exposition shield 沉积防护件)。DEPO防护件76沿处理室1的内壁面设置，具有防止蚀刻副产物(DEPO)附着于处理室1的作用，在该DEPO防护件76的与半导体晶圆W大致相同的高度位置设有直流接地的导电性构件(GND组件)79，由此来防止异常放电。上述结构的等离子体蚀刻装置利用控制部60来整体地控制其动作。该控制部60 设有处理控制器61、用户接口 62和存储部63，其中，处理控制器61具有CPU，用于控制等离子体蚀刻装置的各部分。用户接口 62由如下各构件构成工程管理者为了管理等离子体蚀刻装置而进行命令输入操作的键盘、可视化地显示等离子体蚀刻装置的工作状况的显示器等。存储部63用于存储制程程序，该制程程序存储有用于在处理控制器61的控制下来实现由等离子体蚀刻装置执行各种处理的控制程序(软件)、处理条件数据等。而且，根据需要，可由来自用户接口 62的指示等从存储部63调出任意的制程程序并令处理控制器 61来执行，由此，能够在处理控制器61的控制下，利用等离子体蚀刻装置来进行期望的处理。控制程序、处理条件数据等制程程序也可以在存储于能够利用计算机读取的计算机存储介质(例如，硬盘、CD、软磁盘、半导体存储器等)等状态下来利用，或者从其他装置例如经由专用线路随时传送，以在线的方式来利用。接着，参照图2详细说明升降销用通孔200和升降销210的构造。图2示意性地表示等离子体蚀刻装置的载置台2的局部结构。在载置台2的上表面形成有由喷镀膜构成的绝缘体6b，在该绝缘体6中配设有静电吸盘用的电极6a，其中，上述载置台2的基材2a 由铝等导电性金属构成。该电极6a与图1中所示的直流电源12相连接。升降销210具有销主体部211，该销主体部211由绝缘性的陶瓷或者树脂等形成为通常的销状。该销主体部211的外径例如为3mm。在销主体部211的顶部配设有盖部212， 该盖部212与销主体部211同样地由绝缘性的陶瓷或者树脂等形成为圆板状，且具有比销主体部211的外径大的外径(例如，4mm的外径)。升降销210与未图示的驱动机构相连接， 通过上下移动而能够出没于载置台2的表面(载置面)。另一方面，形成于载置台2的升降销用通孔200具有销主体收容部201和配设于销主体收容部201的上部的盖收容部202。销主体收容部201的内径与销主体部211的外径相匹配、即仅稍大于销主体部211的外径(例如，大0. 1 0. 5mm左右)，销主体收容部 201能够在内部收容销主体部211。在销主体收容部201内配设有由陶瓷等绝缘物构成的管203，利用绝缘物覆盖载置台2的导电性的基材2a的内侧面。盖收容部202的内径与盖部212的外径相匹配、即仅稍大于盖部212的外径(例如，大0. 1 0. 5mm左右)，盖收容部202能够在内部收容盖部212。另外，如前面所述那样， 在载置台2中设有用于供给冷却用的氦气等的背面气体供给配管30。
如图2的(a)所示，在使升降销210上升的状态下，成为盖部212和销主体部211 的顶端部分自载置台2的表面(载置面)突出的状态，成为将半导体晶圆W支承于载置台 2的上部的状态。另一方面，如图2的(b)所示，在使升降销210下降的状态下，成为销主体部211收容于销主体收容部201内、盖部212收容于盖收容部202内的状态。并且，在该状态下，成为销主体收容部201的上部被盖部212闭塞的状态。即，成为盖部212下表面的外周部分与盖收容部202内的底面相抵接的状态，成为比盖部212靠上侧的空间与比盖部 212靠下侧的空间被盖部212隔离的状态。如上所述，在本实施方式中，在使升降销210下降而将半导体晶圆W载置于载置台 2上来进行等离子体处理的期间，成为销主体收容部201的上部被盖部212闭塞的状态。由此，能够防止在半导体晶圆W与载置台2的基材2a之间或者在半导体晶圆W与载置台2的基材2a周边的构造物之间发生放电，能够谋求提高成品率、提高生产率。S卩，例如，如图5所示，在使升降销210下降的状态下没有利用盖部等覆盖升降销用通孔200上部的构造的情况下，有时会经由管203与构成静电吸盘6的绝缘体(由喷镀膜等构成)6b之间的间隙等在载置台2的基材2a与半导体晶圆W之间等发生放电。在该情况下，升降销用通孔200内部的压力受冷却用氦气进入其内部等的影响而发生变动。因此，作为帕邢定律中的发生放电难易度的因子(factor)的P(压力)XD(距离)的值发生变动，发生放电的概率增大。另一方面，在本实施方式中，成为销主体收容部201的上部被绝缘性的盖部212闭塞的状态，因此能够物理地降低发生放电的可能性。并且，能够抑制冷却用氦气进入销主体收容部201内部等所引起的内部压力变动，而能够降低发生放电的概率。图3示意性地表示第2实施方式的等离子体蚀刻装置的载置台2的局部结构。在第2实施方式中，除了上述结构的升降销210之外，还设有多个聚焦环用升降销310 (例如， 三个(在图3中仅显示一个。))，该聚焦环用升降销310用于在更换聚焦环5时将聚焦环 5举起并支承在载置台2的上部。该聚焦环用升降销310配设在升降销用通孔300内，能够利用未图示的驱动机构上下移动，其中，上述升降销用通孔300设于载置台2中。并且，在使聚焦环用升降销310 上升的状态下，如图3的(a)所示，成为将聚焦环5举起并支承在载置台2的上部的状态， 在使聚焦环用升降销310下降的状态下，如图3的(b)所示，成为将聚焦环5载置于载置台 2上的状态。载置台2的基材2a由铝等导电性金属构成，在载置台2的上表面形成有用于构成静电吸盘的由喷镀膜构成的绝缘体6b。聚焦环5载置于该绝缘体6b上，通常，聚焦环5为与基材2a电绝缘的状态。
在本第2实施方式中，设定为在使聚焦环用升降销310下降的状态下，成为聚焦环用升降销310的顶部310a与聚焦环5的下表面相接触的状态。并且，聚焦环5借助该聚焦环用升降销310和作为电流控制元件的电阻元件301与载置台2的基材2a电连接。电阻元件301被设定为使对于电连接聚焦环5和载置台2的基材2a的电路的整体的直流电流(DC)而言的电阻值在例如20ΜΩ 200ΜΩ的范围内。与聚焦环5接触而电连接的那一部分的聚焦环用升降销310的直径与直径为 300mm的半导体晶圆W、配置在该半导体晶圆W外周的聚焦环5的直径相比很小。并且，聚焦环5与基材2a电连接部分对直流电力发挥电阻作用，并且对为了生成等离子体而施加的高频电力而言，具有足够高的阻抗，而不影响半导体晶圆W和聚焦环5的高频透射阻抗(数 Ω左右)。
如前面所述那样，载置台2的基材2a经由第1匹配器Ila与第IRF电源IOa相连接，并且，载置台2的基材2a还经由第2匹配器lib与第2RF电源IOb相连接。另外，在静电吸盘6的电极6a与载置台2的基材2a之间产生极化电荷，极化电位由与基材2a相连接的高频施加电路分压，因此该极化电位取决于高频施加电路常数和室电路常数。如上所述，在第2实施方式中，借助聚焦环用升降销310和电阻元件301使聚焦环 5与载置台2的基材2a之间电连接。因此，根据聚焦环5与载置台2的基材2a之间的电位差而流有直流电流。这样的聚焦环5与载置台2的基材2a之间的电连接可以仅用一个聚焦环用升降销310来实现，也可以利用两个以上的多个聚焦环用升降销310来实现。在等离子体蚀刻处理过程中，暴露于等离子体的半导体晶圆W和聚焦环5由于偏压而大致成为同电位(例如，最大为-2000V左右)。另一方面，载置台2的基材2a受施加于静电吸盘用的电极6a的直流高电压的影响等成为负电位，但在本第2实施方式中，借助聚焦环用升降销310和电阻元件301使聚焦环5与载置台2的基材2a之间电连接，因此直流电流流过聚焦环5与载置台2。利用该直流电流能够减小聚焦环5与载置台2的基材2a之间的电位差，能够使电位差成为例如500V左右。S卩，由于产生直流电流而使载置台2的基材2a的电位接近聚焦环5的电位。由此，载置台2的基材2a与半导体晶圆W之间的电位差也减小，因此能够防止在半导体晶圆W与载置台2的基材2a之间或者在半导体晶圆W与载置台2的基材2a周边的构造物之间发生放电，能够谋求提高成品率、提高生产率。当然也能防止在聚焦环5与载置台2的基材2a之间或者在聚焦环5与载置台2的基材2a周边的构造物之间发生放电。另外，若不像上述那样借助于电阻元件301那样的电流控制元件，而是直接使聚焦环5与载置台2的基材2a之间电连接，则聚焦环5部分的自等离子体的角度来看的阻抗会变得小于半导体晶圆W部分的该阻抗，因此等离子体会在聚焦环5上形成环状，而对等离子体蚀刻处理产生影响。因此，在使用电阻元件301来作为电流控制元件时，优选以整体上为上述的20ΜΩ 200ΜΩ左右范围的电阻值的方式，借助电阻元件301使聚焦环5与载置台2的基材2a之间电连接。图4表示使用齐纳二极管302替代上述的电阻元件301来作为电流控制元件的第 3实施方式的结构。在这样使用齐纳二极管302时，在聚焦环5与载置台2的基材2a之间的电位差成为恒定以上时，电流经由齐纳二极管302流动，由此能够将聚焦环5与载置台2 的基材2a之间的电位差控制在恒定值(例如、500V左右)。另外，在使用齐纳二极管302的情况下，也需要根据该齐纳二极管302的容量与该齐纳二极管302串联地连接电阻元件。这样，若能够将聚焦环5与载置台2的基材2a之间的电位差控制在恒定值，则能够防止在半导体晶圆W与载置台2的基材2a之间或者在半导体晶圆W与载置台2的基材 2a周边的构造物之间发生放电，并且能够防止由于它们之间的电位差的不同而影响等离子体蚀刻处理的状态。接着，说明利用上述结构的等离子体蚀刻装置对形成于半导体晶圆W的氧化硅膜等进行等离子体蚀刻的顺序。首先，打开闸阀75，利用未图示的输送机械手等，经由未图示的加载互锁室自搬入搬出口 74将半导体晶圆W搬入处理室1内、载置到载置台2上。之后， 使输送机械手退避到处理室1外，关闭闸阀75。然后，利用排气装置73的真空泵经由排气口 71对处理室1内进行排气。 在处理室1内成为规定的真空度之后，自处理气体供给源15向处理室1内导入规定的处理气体(蚀刻气体)，处理室1内被保持为规定的压力，在该状态下，自第IRF电源 IOa向载置台2供给频率例如为40MHz的高频电力。另外，为了吸引离子而自第2RF电源 IOb向载置台2的基材2a供给频率例如为3. 2MHz的高频电力(产生偏压用)。此时，自直流电源12向静电吸盘6的电极6a施加规定的直流电压(例如，+2500V的直流电压)，而利用库仑力来使半导体晶圆W吸附于静电吸盘6。在该情况下，像上述那样，向作为下部电极的载置台2施加高频电力，从而在作为上部电极的簇射头16和作为下部电极的载置台2之间形成电场。在半导体晶圆W所存在的空间内发生放电，利用由此而形成的处理气体的等离子体来对形成于半导体晶圆W上的氧化硅膜等进行蚀刻处理。在该等离子体蚀刻的过程中，如上述那样，在本实施方式中，能够防止在半导体晶圆W与载置台2的基材2a之间或者在半导体晶圆W与载置台2的基材 2a周边的构造物之间发生放电。另外，如前面所述那样，在等离子体处理过程中，能够对簇射头16施加直流电压， 因此具有下述效果。即，根据处理的不同，有时要求高电子密度且低离子能量的等离子体。 在这样的情况下，若使用直流电压，则能够通过抑制被射入半导体晶圆W的离子能量并且增加等离子体的电子密度，来提高半导体晶圆W的作为蚀刻对象的膜的蚀刻速率并且降低向设于蚀刻对象上部的成为掩模的膜的溅射速率，而提高选择性。并且，在上述的蚀刻处理结束时，停止高频电力的供给、直流电压的供给以及处理气体的供给，以与上述顺序相反的顺序将半导体晶圆W自处理室1内搬出。如以上所说明的那样，采用本实施方式，能够防止在半导体晶圆与载置台(下部电极)的基材之间或者在半导体晶圆与载置台的基材周边的构造物之间发生放电，能够谋求提高成品率、提高生产率。另外，本发明并不限定于上述实施方式，能够进行各种变形。
权利要求
1.一种等离子体处理装置，其包括 处理室；下部电极，其设于上述处理室内，具有用于施加高频电力的由导电性金属构成的基材， 该下部电极兼作为用于载置被处理基板的载置台；上部电极，其设于上述处理室内，与上述下部电极相对地配置； 多个升降销，其在上述下部电极的上表面出没自如，用于将上述被处理基板支承在该下部电极上，该等离子体处理装置的特征在于，上述升降销包括销主体部和设于该销主体部的顶部且外径大于上述销主体部的外径的盖部，上述下部电极具有销主体收容部和盖收容部，该销主体收容部具有比上述盖部的外径小的内径，用于收容上述销主体部，该盖收容部设于该销主体收容部的上部，用于收容上述盖部，上述下部电极具有用于在内部配设上述升降销的升降销用通孔，在使上述升降销下降的状态下，成为上述盖部收容于上述盖收容部内、上述销主体收容部的上部被上述盖部闭塞的状态。
2.根据权利要求1所述的等离子体处理装置，其特征在于， 该等离子体处理装置包括聚焦环，其以围绕上述被处理基板的周围的方式配设在上述下部电极上； 聚焦环用升降销，其能够上下移动，用于将上述聚焦环支承于上述下部电极上； 电连接机构，其借助上述聚焦环用升降销和电流控制元件使上述下部电极的上述基材与上述聚焦环之间电连接，与电位差相应地产生直流电流。
3.根据权利要求2所述的等离子体处理装置，其特征在于， 上述电流控制元件由电阻元件构成。
4.根据权利要求3所述的等离子体处理装置，其特征在于，上述电阻元件构成为上述下部电极的上述基材与上述聚焦环之间具有20ΜΩ 200ΜΩ的电阻值地电连接。
5.根据权利要求2所述的等离子体处理装置，其特征在于， 上述电流控制元件由齐纳二极管构成。
6.一种半导体装置的制造方法，其使用等离子体处理装置对被处理基板进行等离子体处理来制造半导体装置，该等离子体处理装置包括 处理室；下部电极，其设于上述处理室内，具有用于施加高频电力的由导电性金属构成的基材， 该下部电极兼作为用于载置上述被处理基板的载置台；上部电极，其设于上述处理室内，与上述下部电极相对地配置； 多个升降销，其在上述下部电极的上表面出没自如，用于将上述被处理基板支承在该下部电极上，该半导体装置的制造方法的特征在于，该制造方法使用上述升降销并且使用下部电极，上述升降销包括销主体部和设于该销主体部的顶部且外径大于上述销主体部的外径的盖部，上述下部电极具有销主体收容部和盖收容部，该销主体收容部具有比上述盖部的外径小的内径，用于收容上述销主体部，该盖收容部设于该销主体收容部的上部，用于收容上述盖部，上述下部电极具有用于在内部配设上述升降销的升降销用通孔， 在该制造方法中，使上述升降销下降，成为上述盖部收容于上述盖收容部内、上述销主体收容部的上部被上述盖部闭塞的状态下进行等离子体处理。
全文摘要
本发明提供一种等离子体处理装置及半导体装置的制造方法，该装置能够防止在半导体晶圆等基板与下部电极的基材之间或者与下部电极的基材周边的构造物之间发生放电、能够谋求提高成品率、提高生产率。该装置包括处理室、下部电极、上部电极以及用于支承被处理基板的多个升降销，升降销包括销主体部和设于该销主体部的顶部且外径大于上述销主体部的外径的盖部，下部电极具有销主体收容部，其具有比盖部的外径小的内径，用于收容销主体部；盖收容部，其设于该销主体收容部的上部，用于收容盖部，下部电极具有用于在内部配设升降销的升降销用通孔，在使升降销下降的状态下，成为盖部收容于盖收容部内、销主体收容部的上部被盖部闭塞的状态。
文档编号H01J37/32GK102243977SQ20111012533
公开日2011年11月16日 申请日期2011年5月12日 优先权日2010年5月12日
发明者山本高志 申请人:东京毅力科创株式会社