半导体结构及其制造方法

半导体结构及其制造方法
【专利摘要】本发明提供一种用于制造一半导体结构的方法。该方法包括：在一半导体晶粒上形成一导电衬垫；在该导电衬垫上方形成一晶种层；在该晶种层上方界定一第一遮罩层；及在该第一遮罩层中形成一银合金凸块本体。该在该第一遮罩层中形成一银合金凸块本体包括以下操作：制备一第一基于氰化物的电镀浴；将该第一基于氰化物的电镀浴的一pH值控制在6至8的一范围内；将该半导体晶粒浸没至该第一基于氰化物的电镀浴中；及将0.1ASD至0.5ASD的一电镀电流密度施加至该半导体晶粒。
【专利说明】半导体结构及其制造方法

【技术领域】
[0001] 本发明为关于一种半导体结构及其制造方法。

【背景技术】
[0002] 随着电子工业的近期进展，正开发具有高效能的电子组件，且因此存在对于小 型化及高密度封装的需求。因此，必须更密集地封装用于将1C连接至主机板的内插物 (interposer)。封装的高紧密化可归因于1C的I/O的数目的增大，且亦已使得用于与内插 物进行连接的方法更为有效。
[0003] 愈发普及的内插物技术中的一者为倒装芯片（Flip chip)结合。硅集成电路（1C) 装置的制造处理流程中的倒装芯片装配由若干事实驱动。第一，当与习知线结合互连技术 相关的寄生电感减小时，半导体装置的电效能可得以改良。第二，较之于线结合，倒装芯片 装配在晶片与封装之间提供较高互连密度。第三，较之于线结合，倒装芯片装配消耗较少硅 "占据面积"，且因此有助于节省硅区域且降低装置成本。及第四，当使用并行群式结合技术 而非连续个别结合步骤时，可降低制造成本。
[0004] 为了减小内插物的大小及其间距，已努力用金属凸块替换先前在倒装芯片结合中 的基于焊料的互连球，尤其是努力藉由经修改的线球技术来产生金属凸块。通常，在半导体 晶片的接触衬垫的铝层上产生金属凸块。随后，使用焊料将晶片附接至基板。该等金属凸 块用于针对LCD、记忆体、微处理器及微波RFIC的应用的倒装晶片封装。


【发明内容】

[0005] 本发明的一些实施例提供一种用于制造半导体结构的方法，该方法包括以下操 作：在半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层上方界定 第一遮罩层；及在该第一遮罩层中形成银合金凸块本体。在该第一遮罩层中形成银合金凸 块本体的操作包括：制备第一基于氰化物的电镀浴；将该第一基于氰化物的电镀浴的pH值 控制在自6至8的范围内；将该半导体晶粒浸没至该第一基于氰化物的电镀浴中；及将自 0. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒。
[0006] 在本发明的一些实施例中，一种用于制造半导体结构的方法进一步包括：在于第 一遮罩层中形成银合金凸块本体之后移除该遮罩层；及移除晶种层的不由该银合金凸块本 体覆盖的部分。
[0007] 在本发明的一些实施例中，在用于制造半导体结构的方法中制备第一基于氰化物 的电镀浴包括以2ml/L至5ml/L的浓度将草酸盐及其盐引入至第一基于氰化物的电镀浴 中。
[0008] 在本发明的一些实施例中，在用于制造半导体结构的方法中制备第一基于氰化物 的电镀浴包括将KAg (CN) 2及其盐引入至第一基于氰化物的电镀浴中。
[0009] 在本发明的一些实施例中，在用于制造半导体结构的方法中制备第一基于氰化物 的电镀浴包括将KAu (CN) 2及其盐引入至第一基于氰化物的电镀浴中。
[0010] 在本发明的一些实施例中，在用于制造半导体结构的方法中将KAu(CN)2&其盐引 入至第一基于氰化物的电镀浴中包括将KAu (CN) 2的浓度控制在10wt%至60wt%的范围内。
[0011] 在本发明的一些实施例中，制备第一基于氰化物的电镀浴进一步包括将K2Pd (CN) 4 及其盐引入至第一基于氰化物的电镀浴中。
[0012] 在本发明的一些实施例中，将K2Pd (CN) 4及其盐引入至第一基于氰化物的电镀浴 中包括将K2Pd (CN) 4的浓度控制在10wt%至30wt%的范围内。
[0013] 在本发明的一些实施例中，用于制造半导体结构的方法进一步包括在摄氏200度 至摄氏300度的温度下对银合金凸块本体进行退火。
[0014] 在本发明的一些实施例中，用于制造半导体结构的方法进一步包括对银合金凸块 本体进行退火历时30分钟至60分钟的持续时间。
[0015] 在本发明的一些实施例中，用于制造半导体结构的方法进一步包括藉由电镀操作 在银合金凸块本体的顶表面上方形成金属层。
[0016] 在本发明的一些实施例中，用于藉由电镀操作制造在银合金凸块本体的顶表面上 方具有金属层的半导体结构的方法包括将半导体晶粒浸没至包含KAu (CN)2的第二基于氰 化物的电镀浴中。
[0017] 在本发明的一些实施例中，用于制造半导体结构的方法进一步包括藉由电镀操作 或无电极电镀操作形成覆盖银合金凸块本体的顶表面及侧壁的金属层。
[0018] 在本发明的一些实施例中，在用于制造半导体结构的方法中形成覆盖银合金凸块 本体的顶表面及侧壁的金属层包括：在晶种层上方形成经修整第一遮罩层；及在该经修整 第一遮罩层中形成该金属层。
[0019] 在本发明的一些实施例中，藉由无电极电镀操作形成覆盖银合金凸块本体的顶表 面及侧壁的金属层包括将半导体晶粒浸没至包含KAu (CN) 2的无电极电镀浴中。
[0020] 在本发明的一些实施例中，用于制造半导体结构的方法进一步包括将第一基于氰 化物的电镀浴的温度控制在摄氏40度至摄氏50度的范围内。
[0021] 本发明的一些实施例提供一种用于制造膜上晶片（C0F)半导体结构的方法。该 方法包括：在一半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层 上方形成银合金凸块本体；将自〇. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒； 及将该银合金凸块本体结合至可挠性膜。在该晶种层上方形成银合金凸块本体的操作进 一步包括：在自摄氏40度至摄氏50度的溶液温度下制备基于氰化物的电镀浴，其包含 KAu (CN) 2、KAg (CN) 2及K2Pd (CN) 4中的至少一者；将该基于氰化物的电镀浴的pH值控制在自 6至8的范围内；及将该半导体晶粒浸没至该基于氰化物的电镀浴中。
[0022] 在本发明的一些实施例中，在用于制造 C0F半导体结构的方法中将银合金凸块本 体结合至可挠性膜包括将银合金凸块本体与可挠性膜上的焊料层之间的接面控制为处于 或高于Sn-Ag共晶温度。
[0023] 在本发明的一些实施例中，用于制造C0F半导体结构的方法进一步包括在摄氏 200度至摄氏300度的温度下对银合金凸块本体进行退火。
[0024] 在本发明的一些实施例中，用于制造 C0F半导体结构的方法进一步包括对银合金 凸块本体进行退火历时30分钟至60分钟的持续时间。
[0025] 在本发明的一些实施例中，在用于制造C0F半导体结构的方法中将银合金凸块本 体结合至可挠性膜包括在银合金凸块本体与可挠性膜之间施加各向异性导电膜（ACF)。
[0026] 在本发明的一些实施例中，用于制造C0F半导体结构的方法进一步包括藉由电镀 操作或无电极电镀操作在银合金凸块本体上方形成金属层。
[0027] 本发明的一些实施例提供一种用于制造玻璃上晶片（C0G)半导体结构的方法。该 方法包括：在半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层上 方形成银合金凸块本体；将自〇. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒；及 将该银合金凸块本体结合至玻璃基板。在该晶种层上方形成银合金凸块本体进一步包括： 制备基于氰化物的电镀浴，其包含KAu (CN)2、KAg (CN) 2及K2Pd (CN) 4中的至少一者；将该基 于氰化物的电镀浴的pH值控制在自6至8的范围内；及将该半导体晶粒浸没至该基于氰化 物的电镀浴中。
[0028] 在本发明的一些实施例中，用于制造 C0G半导体结构的方法包括将KAu (CN)2在基 于氰化物的电镀浴中的浓度控制在l〇wt%至60wt%的范围内。
[0029] 在本发明的一些实施例中，用于制造 C0G半导体结构的方法包括将K2Pd(CN)4的浓 度控制在l〇wt%至30wt%的范围内。
[0030] 在本发明的一些实施例中，在用于制造 C0G半导体结构的方法中将银合金凸块本 体结合至玻璃基板包括在银合金凸块本体与玻璃基板之间施加各向异性导电膜（ACF)。
[0031] 在本发明的一些实施例中，用于制造 C0G半导体结构的方法进一步包括藉由电镀 操作或无电极电镀操作在银合金凸块本体上方形成金属层。
[0032] 在本发明的一些实施例中，在用于制造 C0G半导体结构的方法中藉由无电极电镀 操作在银合金凸块本体上方形成金属层包括制备包含KAu(CN)2的无电极电镀浴。
[0033] 在本发明的一些实施例中，用于制造 C0G半导体结构的方法进一步包括将无电极 电镀浴的温度控制在摄氏80度至摄氏90度的范围内。

【专利附图】

【附图说明】
[0034] 当结合附图阅读时，可自以下详细描述最佳地理解本发明的态样。应强调，根据工 业中的标准实务，各种特征不按比例绘制。实际上，为了论述的清楚起见，可任意增大或减 小各种特征的尺寸。
[0035] 图1为根据本发明的一些实施例的银合金凸块结构的横截面图；
[0036] 图2为根据本发明的一些实施例的粒径分布曲线；
[0037] 图3为根据本发明的一些实施例的银合金凸块结构的横截面图；
[0038] 图4为根据本发明的一些实施例的具有银合金凸块结构的膜上晶片（C0F)半导体 结构的横截面图；
[0039] 图5为根据本发明的一些实施例的展示于图4中的接头部分的放大视图；
[0040] 图6为根据本发明的一些实施例的多层凸块结构的横截面图；
[0041] 图7为根据本发明的一些实施例的具有多层凸块结构的膜上晶片（C0F)半导体结 构的横截面图；
[0042] 图8为根据本发明的一些实施例的具有多层凸块结构的膜上晶片（C0F)半导体结 构的横截面图；
[0043] 图9为根据本发明的一些实施例的展示于图7中的接头部分的放大视图；
[0044] 图10为根据本发明的一些实施例的具有银合金凸块结构的玻璃上晶片（COG)半 导体结构的横截面图；
[0045] 图11为根据本发明的一些实施例的具有多层凸块结构的玻璃上晶片（C0G)半导 体结构的横截面图；
[0046] 图12为根据本发明的一些实施例的具有多层凸块结构的玻璃上晶片（C0G)半导 体结构的横截面图；及
[0047] 图13至图26展示根据本发明的一些实施例的制造银合金凸块结构及多层凸块结 构的操作。
[0048] 附图标识：
[0049] 10 银合金凸块结构
[0050] 20 银合金凸块结构
[0051] 30 膜上晶片（C0F)半导体结构
[0052] 40 多层凸块结构
[0053] 50 膜上晶片（C0F)半导体结构
[0054] 60 玻璃上晶片（C0G)半导体结构
[0055] 70 玻璃上晶片（C0G)半导体结构
[0056] 80 玻璃上晶片（C0G)半导体结构
[0057] 100 容器
[0058] 1〇〇' 容器
[0059] 100A 入口
[0060] 100B 出口
[0061] 101银合金凸块本体
[0062] 101A 侧壁
[0063] 101B 顶表面
[0064] 102导电衬垫
[0065] 103钝化层
[0066] 104凸块下金属化（UBM)层
[0067] 105 晶种层
[0068] 107金属层
[0069] 109第一遮罩层
[0070] 109A 开口
[0071] 110第二遮罩层
[0072] 111 阳极
[0073] 112 阴极
[0074] 113电镀浴
[0075] 115无电极电镀浴
[0076] 200 容器
[0077] 201 热板
[0078] 301可挠性膜
[0079] 301A 第一表面
[0080] 301B 第二表面
[0081] 302 导电层
[0082] 303 点框
[0083] 304底部填充材料
[0084] 305阻焊剂图案
[0085] 306焊料层
[0086] 307 点框
[0087] 308焊料层
[0088] 401玻璃基板
[0089] 401A 第一表面
[0090] 402导电迹线
[0091] 406各向异性导电膜（ACF)
[0092] 406A塑胶球体

【具体实施方式】
[0093] 在以下详细描述中，列出了若干特定细节以便提供对本发明的全面了解。然而，熟 习此项技术者应了解，本发明可在无该等特定细节的情况下实施。在其他情形中，未对熟知 方法、程序、组件及电路进行详细描述，以免混淆本发明。应理解，以下揭示内容提供用于建 构各种实施例的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简 化本发明。当然，此等仅为实例，而并不意欲为限制性的。
[0094] 下文详细论述实施例的制作及使用。然而，应了解，本发明提供可在广泛多种特定 内容脉络中体现的许多适用的发明性概念。所论述的特定实施例仅为说明制作及使用本发 明的特定方式，而并不限制本发明的范畴。
[0095] 在半导体封装的金属凸块技术当中，金凸块由于与此项技术中的材料特性及处理 技术的类似性而最为风行。然而，高材料成本、较差结合可靠性及诸如低电导率及低热导率 的不令人满意的材料特性仍为待解决的问题。制造金属凸块的替代成本节省方法为藉由产 生多层凸块，例如，Cu(底部层）、Ni(中间层）及Au(顶部层）凸块。此方法节省金属凸块 的金材料消耗，但铜底部层易受氧化及腐蚀，且因此产生可靠性忧虑。
[0096] 当藉由回焊已沉积在衬垫上的焊料而将金凸块接合至基板衬垫时，形成数个金/ 锡金属间物（intermetallics)。因为金在烙融焊料中的高溶解率，具有金凸块的焊料接头 在一次回焊之后具有大体积分率的金属间化合物（其中AuSn 4为主要相），其使接头大大变 脆。在两次或两次以上回焊（对于装配迭层封装产品通常为需要的）之后，金凸块可能完 全耗尽且转化成金/锡金属间化合物。由于此等化合物及金属间物与晶片侧上的铝衬垫的 直接接触的脆性，接头经常由于在凸块/晶片界面处开裂而通不过诸如机械坠落测试的可 靠性测试。
[0097] 银凸块的成本为金凸块的二十分之一，且银凸块在本文中论述的三种金属（Au、 Cu、Ag)中具有最高电导率及最高热导率。此外，银凸块的退火温度低于金凸块的退火温度， 因此大大减少钝化裂痕的风险。就将银凸块接合至基板的焊料而言，在高于共晶温度的温 度下，银/锡界面表现出优于金/锡界面的结合特性的结合特性。在本发明的一些实施例 中，银合金用于银凸块以避免银针、银迁移、纯银所固有的氧化及硫化问题。
[0098] 用于金属涂层电镀物品的方法大体上涉及使电流穿过电解溶液中的两个电极之 间，其中该等电极中的一者（通常为阴极）为待电镀的物品。典型银或银合金电解溶液包 含溶解的银离子、水、视情况选用的一或多个经溶解合金金属（诸如锡或铜）、其量足以赋 予该电镀浴导电性的酸电解质（诸如甲磺酸），及用以改良电解均一性及金属沉积物的品 质的专属添加剂。此些添加剂包括错合物、界面活性剂及微晶剂，以及其他添加剂。
[0099] 本发明的一些实施例提供一种用于制造半导体结构的方法。该方法包括以下操 作：在半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层上方界定 第一遮罩层；及在该第一遮罩层中形成银合金凸块本体。在该第一遮罩层中形成银合金凸 块本体的操作包括：制备第一基于氰化物的电镀浴；将该第一基于氰化物的电镀浴的pH值 控制在自6至8的范围内；将该半导体晶粒浸没至该第一基于氰化物的电镀浴中；及将自 0. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒。
[0100] 本发明的一些实施例提供一种用于制造膜上晶片（C0F)半导体结构的方法。该 方法包括：在一半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层 上方形成银合金凸块本体；将自〇. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒； 及将该银合金凸块本体结合至可挠性膜。在该晶种层上方形成银合金凸块本体的操作进 一步包括：在自摄氏40度至摄氏50度的溶液温度下制备基于氰化物的电镀浴，其包含 KAu (CN) 2、KAg (CN) 2及K2Pd (CN) 4中的至少一者；将该基于氰化物的电镀浴的pH值控制在自 6至8的范围内；及将该半导体晶粒浸没至该基于氰化物的电镀浴中。
[0101] 本发明的一些实施例提供一种用于制造玻璃上晶片（C0G)半导体结构的方法。该 方法包括：在半导体晶粒上形成导电衬垫；在该导电衬垫上方形成晶种层；在该晶种层上 方形成银合金凸块本体；将自〇. 1ASD至0. 5ASD的电镀电流密度施加至该半导体晶粒；及 将该银合金凸块本体结合至玻璃基板。在该晶种层上方形成银合金凸块本体进一步包括： 制备基于氰化物的电镀浴，其包含KAu (CN)2、KAg (CN) 2及K2Pd (CN) 4中的至少一者；将该基 于氰化物的电镀浴的pH值控制在自6至8的范围内；及将该半导体晶粒浸没至该基于氰化 物的电镀浴中。
[0102] 定义
[0103] 在描述及主张本发明时，将根据下文所阐述的定义使用以下术语。
[0104] 如本文所使用，以下缩写将具有以下含义，除非上下文另有明确指示：ASD :A/dm2= 每平方分米安培数；°C :摄氏度；g :公克；mg :毫克；L :公升；A :埃；μ m :微米；mm :毫米； min :分钟；D1 :去尚子化（De-ionized);及mL :晕升。所有含量为重量百分比（"重量％")， 且所有比率为摩尔（mol)比率，除非另有说明。所有数值范围为包括性的且可以任何次序 组合，惟以下情况除外：显而易见，这些数值范围限定为合计达100%。
[0105] 如本文所使用，"平均粒径"为藉由诸如X射线绕射（XRD)、电子束散射型式 (EBSP)、穿透电子显微术（TEM)或扫描电子显微术（SEM)的任何习知粒径量测技术而量测。 样本的经预处理横截面平面经制备用于本发明中所论述的粒径量测。图1展示银合金凸块 结构10的横截面，其中银合金凸块本体101连接至导电衬垫102,且银合金凸块本体101及 导电衬垫102两者皆定位在装置100上。银合金凸块结构10的纵向方向平行于Y方向。换 言之，纵向方向为指垂直于容纳银合金凸块本体101及导电衬垫102的表面的方向。经受 本文中所论述的量测中的任一者的横截面平面为穿经银合金凸块本体101、具有垂直于该 纵向方向的平面法线的任何平面。
[0106] 如本文所使用，用于平均粒径量测的"电子束散射型式（EBSP) "由电脑分析程式 (例如，TSL 0ΙΜ分析）加以辅助。电脑分析程式的设定包括但不限于15度的晶界错向、 等于或大于〇. 1的CI值，及至少为5测试点的极小粒径。在一些实施例中，EBSP量测的平 均粒径为藉由对至少在横截面平面的三个不同测试位置上的粒径求平均而获得。在每一测 试位置量测一预定区域。预定区域根据不同实施例的特征而变化。每一测试位置距邻近测 试位置至少1_远。在一些实施例中，一个测试位置中的每一量测点间之间的间隔为至少 5 μ m。在一些实施例中，在20kV的加速电压及100倍至500倍的放大率下观测经受EBSP 量测的所制备样本。在一些实施例中，所制备样本定位在70度的倾斜角处。
[0107] 如本文所使用，用于平均粒径量测的"穿透电子显微术（TEM)或扫描电子显微术 (SEM)"为由影像分析程式（例如，CLEMEX Vision PE)加以辅助。在一些实施例中，TEM或 SEM量测的平均粒径为藉由对横截面平面的至少三个不同测试位置上的粒径求平均而获 得。在每一测试位置中量测一预定区域。该预定区域根据不同实施例的特征而变化。每一 测试位置距邻近测试位置至少1_远。在一些实施例中，一个测试位置中的每一量测点间 之间的间隔为至少5 μ m。在一些实施例中，在5kV至20kV的加速电压及100倍至500倍的 放大率下观测经受TEM或SEM量测的所制备样本。
[0108] 如本文所使用，银合金凸块的"粒径分布的标准差"为指使用本文中所论述的影像 分析程式获得的统计结果。在获得粒径分布的分布曲线之后，一个标准差被定义为自均值 粒径（期望值）偏离的粒径，其中粒径在所偏离粒径与均值粒径间之间的晶粒的数目占到 晶粒的总数目的34%。
[0109] 图1为银合金凸块结构10的横截面，其中银合金凸块本体101连接至导电衬垫 102。银合金凸块本体101及导电衬垫102定位在装置100上。在一些实施例中，装置100 包括但不限于诸如记忆体、电晶体、二极管（PN或PIN接面）、集成电路或可变电抗器的主动 装置。在其他实施例中，装置100包括诸如电阻器、电容器或电感器的被动装置。如图1中 所示，仅展示银合金凸块本体101的微观结构。银合金凸块本体101的横截面为藉由沿纵 向方向（Y方向）切割银合金凸块结构10而制备，且获得XY表面。使用电子显微镜，在横 截面平面上识别银合金凸块本体101的晶粒结构，且在本文中所论述的影像分析软件的帮 助下，可获得粒径分布的统计资讯。
[0110] 参看图1，晶粒101A的一区域用直线划出阴影。银合金凸块本体101中所示的SEM 图像为取自本文中所描述的银合金凸块本体101的真实横截面平面。在一些实施例中，因 为银合金凸块本体101为藉由电镀操作而形成，因此粒径分布相当均一，且未观测到如焊 接凸块（未图示）中的受热影响区（HAZ)的受热影响区。HAZ由于以下事实而产生粒径的 突变：晶粒生长程序经受局部高温。通常，粒径在HAZ中明显地增大。在本发明的一些实施 例中，可在银合金凸块本体101的晶粒中识别出子晶粒结构。举例而言，在晶粒101A中，可 以如下方式看到子晶粒域：可识别出藉由域边界分离的晶粒101A内的若干区。
[0111] 在一些实施例中，银合金凸块本体101包括Agl_xY x合金。Agl_xYx合金中的物质Y包 括可以任意百分比与银形成完成固溶体的金属。在一些实施例中，可藉由观察二元相图而 识别物质Y。二元相图中形成透镜形状的液相线及固相线指示在两种金属组分的任何组成 下的固溶体的完全混合。举例而言，在本发明的一些实施例中，物质Υ为金、钯，或其组合。 在一些实施例中，物质Υ在Agl_ xYx合金中的含量介于0. 005至0. 25原子比之间。
[0112] 如图1中所示，银合金凸块本体101的粒径形成图2中的分布曲线。在一些实施 例中，图2中的分布曲线为经由诸如但不限于CLEMEX Vision PE的影像分析软件程式而获 得。在图2中，该分布曲线的X轴指示粒径，而该分布曲线的Y轴展示经正规化晶粒数目。 本发明中的粒径计算为藉由电脑分析程式（例如，TSL 0ΙΜ分析）加以辅助。在一些实施例 中，电脑分析程式将晶粒的面积转换为具有相同面积的假设圆，且此假设圆的直径被界定 为按一长度单位（通常为微米）的粒径。然而，粒径计算不限于上述操作。在其他实施例 中，平均粒径为藉由在本文中所描述的银合金凸块结构的横截面平面的TEM图像或SEM图 像上绘制对角线，并将该对角线的长度除以该对角线所遇到的晶粒的数目而获得。任何粒 径量测操作为适当的，只要其藉由电脑软件加以辅助或其为以一致且系统化的方式进行即 可。
[0113] 在绘出如图2中所示的分布曲线之后，可将标准差量测为银合金凸块本体101的 微观结构的形态特征。在一些实施例中，该分布曲线为非对称，其最大值较接近于该分布曲 线的右端。在一些实施例中，粒径的均值或期望值由分布曲线的最大值表示。如图2中所 示，均值Μ对应于粒径A，其在一些实施例中在0. 7μπι至0. 8μπι的范围内。离开均值Μ至 正方向一个标准差（+1σ)对应于粒径C，其在一些实施例中在1.0 μ m至1. 1 μ m的范围内。 离开平均值Μ至负方向一个标准差（_1σ)对应于粒径B，其在一些实施例中在0.4μπι至 0. 5 μ m的范围内。在一些实施例中，一个标准差被定义为自均值Μ偏离的粒径，且其中粒径 在所偏离粒径Β或C与均值Μ之间的晶粒的数目占到晶粒的总数目的34%。注意，获自实际 粒径量测的分布曲线并不必须关于均值Μ对称，且因此，在一些实施例中，离开均值Μ至粒 径C处的正方向一个标准差（+1〇)与均值Μ之间的差异未必与在粒径Β处在负方向上离 开均值Μ-个标准差（_1 〇)与均值Μ之间的差异相同。
[0114] 在本发明的一些实施例中，粒径C与粒径Α之间的差异自0. 2 μ m至0. 4 μ m。在其 他实施例中，粒径B与粒径A之间的差异自0. 2 μ m至0. 4 μ m。藉由利用本发明中所论述的 电镀操作，银合金凸块本体101的粒径表现出均一分布，且离开均值Μ(至正或负方向）一 个标准差之间的差异可量化为在〇. 2μηι至0. 4μηι的范围内。
[0115] 参看图3,展示银合金凸块结构20的横截面。与图1中的银合金凸块结构10相 t匕，银合金凸块结构20进一步包括凸块下金属化（UBM)层104及晶种层105。在一些实施 例中，晶种层105含有银或银合金，且为藉由化学气相沉积（CVD)、溅镀及电镀操作中的一 者而制备。在一些实施例中，UBM层104具有单层结构或包括由不同材料形成的若干子层 的复合结构，且包括选自以下各者的一（或多）层：镍层、钛层、钛钨层、钯层、金层、银层，及 其组合。
[0116] 如图3中所示，银合金凸块本体101的高度H1为自银合金凸块本体的顶表面至装 置102的顶表面而量测。在一些实施例中，银合金凸块本体101或A gl_xYx合金的高度H1在 9 μ m至15 μ m的范围内。与银合金凸块本体101的高度H1成比例，UBM层104的厚度T2与 晶种层105的厚度T1相当。在一些实施例中，UBM层104的厚度T2在1 000A至3000A 的范围内，且晶种层105的厚度T1在1 〇〇〇A至3000A的范围内。
[0117] 参看图4,展示膜上晶片（C0F)半导体结构30的横截面。在一些实施例中，半导体 结构30为半导体结构。C0F半导体结构30包括可挠性膜301，该可挠性膜301具有第一表 面301A及第二表面301B。可挠性膜301包括但不限于可挠性印刷电路板（FPCB)或聚酰亚 胺（PI)。诸如导电铜迹线的导电层302经图案化于可挠性膜301的第一表面301A上。在 图4中，具有与图1及图3中所示的数字标记相同的数字标记的元件为指相同元件或其等 效物，且为简单起见而不在此处加以重复。在图4中，两个银合金凸块本体101将装置100 电耦接至可挠性膜301的导电层302。在一些实施例中，例如无溶剂环氧树脂的具有适当粘 度的底部填充材料304注入至可挠性膜301与装置100之间的空间中。
[0118] 图4中所示的银合金凸块本体101包括Agl_xY x合金，其中物质Y为金、钯，或其组 合。举例而言，AghYx合金可为诸如AghAi^或AghPdx的二兀金属合金，此外，AghYx合金 可为诸如A gl_x (AuPd) x的三元金属合金。在一些实施例中，物质Y在Agl_xYx合金中的含量 介于0. 005至0. 25原子比之间。在一些实施例中，Agl_xYx合金中的物质Y包括以任何权重 百分比与银形成完全固溶体的金属。如图4中所示，银合金凸块本体101的高度H1在9 μ m 至15 μ m的范围内，且邻近的银合金凸块本体101间之间的间距P低于10 μ m。在一些实施 例中，导电衬垫102的宽度W在20μπι至30μπι的范围内。
[0119] 在图4中，阻焊剂图案305定位在导电层302上。焊料层306施加至银合金凸块 本体101与导电层302的接头。在本发明的一些实施例中，焊料层306可为习知SnPb或无 铅焊料。由点框303包围的接头部分经放大且于图5中展示。参看图5,焊料层306不仅包 括焊料材料自身，且亦包括A gl_aSna合金。在一些实施例中，Agl_aSn a合金至少包括Aga 5SnQ. 5 合金。在某些实施例中，当用于C0F的在银合金凸块侧设定的内部引线结合（ILB)温度为 摄氏400度时，AgSn合金系统的液相实质上大于AuSn合金系统的液相（给定在合金凸块 的自由端设定的相同结合温度）。AgSn合金的过量液相促进银合金凸块本体101与导电层 302之间的粘附，且因此藉由使用基于Ag的合金凸块在AgSn合金系统中获得较好接面可靠 性。另一方面，用于C0F的较低ILB温度可用于AgSn合金系统中。例如低于摄氏400度的 较低ILB温度可防止可挠性膜301变形或收缩。在其他实施例中，各向异性导电膜（ACF) 可用以连接银合金凸块本体101与导电层302。
[0120] 参看图5,仅展示银合金凸块本体101的微观结构。银合金凸块本体101的平均粒 径在0. 5 μ m至1. 5 μ m的范围内。因为银的熔化温度为摄氏962度，因此施加至银合金凸 块本体101的退火温度可低于摄氏250度以避免图1、图3及图4中所示的钝化层103的开 裂。与金的较高熔化温度（摄氏1064度）相比，较低熔化温度导致较低退火温度，且因此 诸如钝化层的先前生长的结构经受较低热压力。在一些实施例中，在于低于摄氏250度的 温度下对银合金凸块本体101进行退火之后，藉由本文中所描述的方法量测的A gl_xYx合金 的平均粒径为1 μ m。
[0121] 参看图6,展示多层凸块结构40的横截面。与图3中的银合金凸块结构20相比， 多层凸块结构40进一步包括在银合金凸块本体101的顶表面上的金属层107。在一些实施 例中，多层凸块结构40包括如图1、图3及图4中所示的银合金凸块结构的银合金凸块结 构，其中银合金凸块本体101的底表面连接至导电衬垫102,且其顶表面连接至金属层107。 在一些实施例中，金属层107不仅位于银合金凸块本体101的顶表面上，且位于其侧壁处 (请参看如图6中所示的金属层107的虚线部分）。在一些实施例中，金属层107为不同于 银的金属材料。在其他实施例中，多层凸块结构40的金属层107包括金、金合金、铜，或铜 合金。在其他实施例中，多层凸块结构40的金属层107包括铜及其合金。金属层107的厚 度H2应足够厚以在银合金凸块本体101与外部装置或基板之间形成接头界面，例如，可挠 性膜的导电迹线（此处未图示）。
[0122] 在一些实施例中，金属层107的厚度H2自1 μ m至3 μ m，且金属层107为藉由电镀 操作而形成。在图6中，多层凸块结构40包括凸块下金属化（UBM)层104及晶种层105。 在一些实施例中，晶种层105含有银或银合金，且为藉由化学气相沉积（CVD)、溅镀及电镀 操作中的一者而制备。在一些实施例中，UBM层104具有单层结构或包括由不同材料形成 的若干子层的复合结构，且包括选自以下各者的一（或多）层：镍层、钛层、钛钨层、钯层、金 层、银层，及其组合。
[0123] 图6中所示的银合金凸块本体101包括Agl_xY x合金，其中物质Y为金、钯，或其组 合。举例而言，AghYx合金可为诸如AghAi^或AghPdx的二兀金属合金，此外，AghYx合金 可为诸如A gl_x (AuPd) x的三元金属合金。在一些实施例中，物质Y在Agl_xYx合金中的含量 介于0. 005至0. 25原子比之间。在一些实施例中，Agl_xYx合金中的物质Y包括以任何权重 百分比与银形成完全固溶体的金属。如图6中所示，银合金凸块本体101的高度H1在9μπι 至15 μ m的范围内。
[0124] 参看图7,展示膜上晶片（C0F)半导体结构50的横截面。在一些实施例中，半导体 结构50为半导体结构。C0F50包括具有第一表面301A及第二表面301B的可挠性膜301。 可挠性膜301包括但不限于可挠性印刷电路板（FPCB)或聚酰亚胺（PI)。诸如导电铜迹线 的导电层302经图案化于可挠性膜301的第一表面301A上，且阻焊剂图案305定位在导 电层302上。在图7中，与图1及图3中所示的数字标记具有相同数字标记的元件为指相 同元件或其等效物，且为简单起见不在此处加以重复。在图7中，包括银合金凸块本体101 及金属层107的两个多层凸块结构（101，107)将装置100电耦接至可挠性膜301的导电层 302。在一些实施例中，例如无溶剂环氧树脂的具有适当粘度的底部填充材料304注入至可 挠性膜301与装置100之间的空间中。在金属层107为由经电镀金膜制成的情况下，后续 结合操作可利用此项技术中对于金凸块所习知的结合操作。
[0125] 图7中所示的银合金凸块本体101包括Agl_xY x合金，其中物质Y为金、钯，或其组 合。举例而言，AghYx合金可为诸如AghAi^或_xPd x的二兀金属合金，此外，AghYx合金可 为诸如Agl_x(AuPd) x的三元金属合金。在一些实施例中，物质丫在+义合金中的含量介于 0. 005至0. 25原子比之间。在一些实施例中，Agl_xYx合金中的物质Y包括以任何权重百分 比与银形成完全固溶体的金属。图7中所示的金属层107包括不同于银的金属材料，例如 金或铜。如图7中所示，银合金凸块本体101的高度H1在9μπι至15μπι的范围内，且邻近 的银合金凸块本体101之间的间距Ρ低于10 μ m。金属层107的高度Η2在Ιμπι至3μπι的 范围内。在一些实施例中，导电衬垫102的宽度W在20μπι至30μπι的范围内。
[0126] 在图7中，阻焊剂图案305定位在导电层302上。焊料层308施加至多层凸块结 构（101，107)与导电层302的接头。在本发明的一些实施例中，焊料层306可为习知SnPb 或无铅焊料。由点框307包围的接头部分经放大且展示于图9中。
[0127] 图8中所示的膜上晶片（C0F)半导体结构60的横截面类似于图7中所示的C0F 半导体结构50的横截面，惟图8中的金属层107覆盖银合金凸块本体101的顶表面及侧壁 除外。换言之，多层凸块结构（101,107)可具有至少两个不同构造。在图7中，金属层107 为藉由电镀操作或无电极电镀操作而形成于银合金凸块本体101的顶表面上方，而在图8 中，金属层107为藉由电镀操作或无电极电镀操作而形成于银合金凸块本体101的顶表面 上方及侧壁处。图8中的与图7中所示的元件具有相同数字标记的元件指代相同元件或其 等效物，且此处为简单起见而不再重复。
[0128] 在本发明的一些实施例中，除藉由焊接点将银合金凸块本体101或多层凸块结构 (101，107)结合至可挠性膜301以外，亦可采用各向异性导电膜（ACF)来形成如图4、图7 及图8中所示的C0F半导体结构30、50及60中的连接。
[0129] 参看图9，焊料层308不仅包括焊料材料自身，且亦包括AUl_aSn a合金（若金属层 107为由Au或其合金制成）。在一些实施例中，AUl_aSn a合金至少包括AuQ.5SnQ.5合金。在 其他实施例中，各向异性导电膜ACF)可用以连接多层凸块结构（101，107)与导电层302。
[0130] 在本发明的一些实施例中，如图10中所示，本文中论述的银合金凸块本体101亦 可用于玻璃上晶片（C0G)半导体结构70中。透明基板的第一表面401A上的导电迹线402 与待封装的装置100的银合金凸块本体101之间的电连接可为各向异性导电膜（ACF)406。 举例而言，透明基板为玻璃基板401。ACF包括涂有Au的塑胶球体406A，其直径自3 μ m至 5 μ m，分散在热固性环氧树脂基质中。在一些实施例中，用于在COG半导体结构60中使用 ACF的结合温度为摄氏200度。
[0131] 在本发明的一些实施例中，如图11中所示，本文中论述的多层凸块结构（101， 107)亦可用于玻璃上晶片（C0G)半导体结构80中。玻璃基板401的第一表面401A上的导 电迹线402与待封装的装置100的多层凸块结构（101，107)之间的电连接可为各向异性导 电薄（ACF)406。在一些实施例中，玻璃基板401的第一表面401A上的导电迹线402为由诸 如氧化铟锡（ΙΤ0)的透明且导电材料制成。举例而言，ACF包括涂有Au的塑胶球体406A，其 直径自3μηι至5μηι，分散在热固性环氧树脂基质中。在一些实施例中，用于在C0G半导体 结构70中使用ACF的结合温度为摄氏200度。在一些实施例中，多层凸块结构（101，107) 的金属层107为经电镀金膜，其厚度自1 μ m至3 μ m。在此情况下，对于金凸块技术习知的 结合操作可用于连接多层凸块结构（101，107)与诸如玻璃基板的外部装置。
[0132] 在本发明的一些实施例中，如图12中所示，本文中论述的多层凸块结构（101， 107)亦可用于玻璃上晶片（C0G)半导体结构90中。玻璃基板401的第一表面401A上的导 电迹线402与待封装的装置100的多层凸块结构（101，107)之间的电连接可为各向异性导 电膜（ACF) 406。举例而言，ACF包括涂有Au的塑胶球体406A，其直径自3 μ m至5 μ m，分散 在热固性环氧树脂基质中。在一些实施例中，用于在COG半导体结构70中使用ACF的结合 温度为摄氏200度。在一些实施例中，多层凸块结构（101，107)的金属层107为经电镀金 膜，其厚度自1 μ m至3 μ m，覆盖银合金凸块本体101的顶表面101B及侧壁101A。在此情 况下，对于金凸块技术习知的结合操作可用于连接多层凸块结构（101，107)与诸如玻璃基 板的外部装置。在一些实施例中，顶表面101B上的金属层107的厚度不同于覆盖银合金凸 块本体101的侧壁101A的金属层107的厚度。
[0133] 可易于藉由选择适当电镀电镀浴来调整本文中论述的银合金凸块的硬度。举例而 言，可将用于C0G应用的银合金凸块的硬度调整至100HV。对于另一实例，可将用于C0F应 用的银合金凸块的硬度调整至55HV。因为纯银的硬度（85HV)介于55HV与100HV之间，因 此可藉由使用不同电镀电镀浴来电镀银合金凸块而定制具有所要硬度的银合金。在一些实 施例中，COG应用需要银合金凸块具有较大硬度以促进ACF结合操作。在其他实施例中，COF 应用需要银合金凸块具有较低硬度以防止损伤可挠性膜上的导电迹线。
[0134] 图13至图26展示本发明中描述的银合金凸块的制造操作。在图13中，在钝化层 103及导电衬垫102的一部分上形成UBM层104。在一些实施例中，UBM层104为藉由对材 料进行CVD、溅镀、电镀或无电极电镀而形成，该等材料为选自镍、钛、钛鹤、钮、金、银，及其 组合。在一些实施例中，将UBM层104的厚度T2控制在自1 0 00A至3 0 00A的范围内。在 图14中，将晶种层105沉积在UBM层104上。在一些实施例中，晶种层105为藉由对含有 银的材料进行CVD、溅镀、电镀或无电极电镀而形成。在一些实施例中，将晶种层105的厚度 T1控制为与UBM层104的厚度T2相当。举例而言，在自1 〇〇〇A至3 0 00A的范围内。
[0135] 参看图15,在晶种层105上方形成可为硬式遮罩或光阻剂的第一遮罩层109。在 导电衬垫102上方形成第一遮罩层109的开口 109A用于接收导电凸块材料。在一些实施 例中，第一遮罩层109为由厚度T3大于待电镀的导电凸块的厚度的正光阻剂制成。在其他 实施例中，第一遮罩层109为由负光阻剂制成。
[0136] 图16及图17展示电镀操作及其后的结果。图16展示一电镀系统，其包括容纳电 镀浴113、阳极111及阴极112的容器100。在一些实施例中，阳极111不可溶且可由涂有 钼的钛制成，沉积有恰当晶种层的晶圆衬垫定位在阴极112处，且电镀浴113含有基于氰 化物的电镀溶液，包括KAg(CN) 2、KAu(CN)2、K2Pd(CN)4及其盐。在一些实施例中，将电镀浴 113的pH值控制在中性，例如自6至8。将电镀浴113的温度控制在摄氏40度至摄氏50 度。在一些实施例中，可藉由定位在容器100下的热板（未图示）来维持电镀浴113的温 度。在其他实施例中，可藉由一电镀溶液循环系统来维持电镀浴113的温度，在该电镀溶液 循环系统中，出口 100B排放电镀溶液，且入口 100A吸入温度受控的电镀溶液。可将浓度自 2ml/L至5ml/L的包括草酸盐的适当整平剂添加至电镀浴113。在一些实施例中，经施加以 用于银合金导电凸块电镀的直流电（DC)在0. 1ASD至0. 5ASD的范围内。
[0137] 参看图16,阴极112包括沉积有含有银或银合金的晶种层105的晶圆衬垫，且在阴 极处发生的反应可为以下反应中的一者：
[0138] KAg (CN) 2 - K++Ag++2CN-
[0139] KAu (CN) 2 - K.+Au.+2CN
[0140] K2Pd (CN) 4 - 2K++PcT+4CN-
[0141] 图15中所示的阳极111包括钼电极，且其上发生的反应可为：
[0142] 2H20 - 4H++02(g)+4e
[0143] 外部DC电流的正端连接至阳极，且外部DC电流的负端连接至阴极。如图15中可 见，经还原的银离子及经还原的金离子沉积至晶圆衬垫的晶种层105上，填充由第一遮罩 层109界定的开口 109A且形成AgAu二元合金。在一些实施例中，若电镀浴包括银离子源 (例如，KAg(CN)2)及钯离子源（例如，K 2Pd(CN)4)，则经由上文描述的相同电镀操作设定， 经还原的银离子及经还原的金离子沉积至晶圆衬垫的晶种层105上，填充由第一遮罩层 109界定的开口 109且形成AgPd二元合金。在一些实施例中，若电镀浴包括银离子源（例 如，KAg(CN)2及其盐）、金离子源（例如，（CN) 2及其盐）及钯离子源（例如，K2Pd(CN)4及其 盐），则经由上文描述的相同电镀操作设定，经还原的银离子、经还原的金离子及经还原的 钯离子沉积至晶圆衬垫的晶种层105上，填充由第一遮罩层109界定的开口 109A，且形成 AgAuPd三元合金。
[0144] 在电镀如图6中所示的多层凸块结构40的一些实施例中，在将AgAu、AgPd或 AgAuPd合金沉积至图15中的晶圆衬垫的晶种层上之后，接着自包括若干金属离子源的电 镀浴移除晶圆衬垫，且将其置放至含有用于沉积如图6中所示的非银金属层107的金属离 子源的一种物质的另一电镀浴。
[0145] 图16展示在完成图15中所示的电镀操作之后的晶圆衬垫。在图17中，银合金凸 块本体101形成于导电衬垫102上方。在图18中，若使用光阻剂，则剥除第一遮罩层109。 藉由蚀刻操作移除不由银合金凸块本体101覆盖的UBM层104及晶种层105以隔离两个银 合金导电凸块。
[0146]

【权利要求】
1. 一种用于制造一半导体结构的方法，其包含： 在一半导体晶粒上形成一导电衬垫； 在所述导电衬垫上方形成一晶种层； 在所述晶种层上方界定一第一遮罩层；及 在所述第一遮罩层中形成一银合金凸块本体，其包含： 制备一第一基于氰化物的电镀浴； 将所述第一基于氰化物的电镀浴的一 pH值控制在6至8的范围内； 将所述半导体晶粒浸没至所述第一基于氰化物的电镀浴中；及 将自0. 1ASD至0. 5ASD的一电镀电流密度施加至所述半导体晶粒。
2. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其进一步包含： 在于所述第一遮罩层中形成所述银合金凸块本体之后移除所述第一遮罩层；及 移除所述晶种层的不由所述银合金凸块本体覆盖的一部分。
3. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其中所述制备所 述第一基于氰化物的电镀浴包含将浓度为2ml/L至5ml/L的草酸盐及其盐引入至所述第一 基于氰化物的电镀浴中。
4. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其中所述制备所 述第一基于氰化物的电镀浴包含将KAg (CN) 2及其盐引入至所述第一基于氰化物的电镀浴 中。
5. 如权利要求4所述的用于制造一半导体结构的方法，其特征在于，其中所述制备所 述第一基于氰化物的电镀浴进一步包含将KAu(CN) 2&其盐引入至所述第一基于氰化物的 电镀浴中。
6. 如权利要求5所述的用于制造一半导体结构的方法，其特征在于，其中所述将 KAu (CN) 2及其盐引入至所述第一基于氰化物的电镀浴中包含将KAu (CN) 2的一浓度控制在 10wt%至60wt%的一范围内。
7. 如权利要求4所述的用于制造一半导体结构的方法，其特征在于，其中所述制备所 述第一基于氰化物的电镀浴进一步包含将K2Pd (CN) 4及其盐引入至所述第一基于氰化物的 电镀浴中。
8. 如权利要求6所述的用于制造一半导体结构的方法，其特征在于，其中所述将 K2Pd (CN) 4及其盐引入至所述第一基于氰化物的电镀浴中包含将K2Pd (CN) 4的一浓度控制在 10wt%至30wt%的一范围内。
9. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其进一步包含在 摄氏200度至摄氏300度的一温度下对所述银合金凸块本体进行退火。
10. 如权利要求9所述的用于制造一半导体结构的方法，其特征在于，其中所述对所述 银合金凸块本体进行退火包含30分钟至60分钟的一持续时间。
11. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其进一步包含： 藉由一电镀操作在所述银合金凸块本体的一顶表面上方形成一金属层。
12. 如权利要求11所述的用于制造一半导体结构的方法，其特征在于，其中将所述半 导体晶粒浸没至包含KAu (CN)2的一第二基于氰化物的电镀浴中。
13. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其进一步包含： 藉由一电镀操作或一无电极电镀操作形成覆盖所述银合金凸块本体的一顶表面及一 侧壁的一金属层。
14. 如权利要求13所述的用于制造一半导体结构的方法，其特征在于，其中所述形成 覆盖所述银合金凸块本体的所述顶表面及所述侧壁的所述金属层包含 ： 在所述晶种层上方形成一经修整第一遮罩层；及 在所述经修整第一遮罩层中形成所述金属层。
15. 如权利要求13所述的用于制造一半导体结构的方法，其特征在于，其中所述藉由 一无电极电镀操作形成覆盖所述银合金凸块本体的一顶表面及一侧壁的一金属层包含将 所述半导体晶粒浸没至包含KAu(CN) 2的一无电极电镀浴中。
16. 如权利要求1所述的用于制造一半导体结构的方法，其特征在于，其进一步包含： 将所述第一基于氰化物的电镀浴的一温度控制在摄氏40度至摄氏50度的一范围内。
17. -种用于制造一膜上晶片（COF)半导体结构的方法，其包含： 在一半导体晶粒上形成一导电衬垫； 在所述导电衬垫上方形成一晶种层； 在所述晶种层上方形成一银合金凸块本体，其包含： 在自摄氏40度至摄氏50度的一溶液温度下制备一基于氰化物的电镀浴，其包含 KAu (CN) 2、KAg (CN) 2 及 K2Pd (CN) 4 中的至少一者； 将所述基于氰化物的电镀浴的一 pH值控制在自6至8的一范围内；及 将所述半导体晶粒浸没至所述基于氰化物的电镀浴中； 将自0. 1ASD至0. 5ASD的一电镀电流密度施加至所述半导体晶粒；及 将所述银合金凸块本体结合至一可挠性膜。
18. 如权利要求17所述的用于制造一COF半导体结构的方法，其特征在于，其中所述将 所述银合金凸块本体结合至所述可挠性膜包含将所述银合金凸块本体与所述可挠性膜上 的一焊料层之间的一接面控制为处于或高于一 Sn-Ag共晶温度。
19. 如权利要求17所述的用于制造一 COF半导体结构的方法，其特征在于，其进一步包 含在摄氏200度至摄氏300度的一温度下对所述银合金凸块本体进行退火。
20. 如权利要求19所述的用于制造一COF半导体结构的方法，其特征在于，其中所述对 所述银合金凸块本体进行退火包含30分钟至60分钟的一持续时间。
21. 如权利要求17所述的用于制造一COF半导体结构的方法，其特征在于，其中所述将 银合金凸块本体结合至所述可挠性膜包含在所述银合金凸块本体与所述可挠性膜之间施 加一各向异性导电膜（ACF)。
22. 如权利要求17所述的用于制造一 COF半导体结构的方法，其特征在于，其进一步包 含： 藉由一电镀操作或一无电极电镀操作在所述银合金凸块本体上方形成一金属层。
23. -种用于制造一玻璃上晶片（COG)半导体结构的方法，其包含： 在一半导体晶粒上形成一导电衬垫； 在所述导电衬垫上方形成一晶种层； 在所述晶种层上方形成一银合金凸块本体，其包含： 制备包含KAu (CN) 2、KAg (CN) 2及K2Pd (CN) 4中的至少一者的一基于氰化物的电镀浴； 将所述基于氰化物的电镀浴的一 pH值控制在6至8的一范围内； 将所述半导体晶粒浸没至所述基于氰化物的电镀浴中； 将自0. 1ASD至0. 5ASD的一电镀电流密度施加至所述半导体晶粒；及 将所述银合金凸块本体结合至一玻璃基板。
24.如权利要求23所述的用于制造一 COG半导体结构的方法，其特征在于，将KAu (CN) 2 的一浓度控制在l〇wt%至60wt%的一范围内。 2 5.如权利要求2 3所述的用于制造一 COG半导体结构的方法，其特征在于，将 K2Pd (CN) 4的一浓度控制在10wt%至30wt%的一范围内。
26. 如权利要求23所述的用于制造一COG半导体结构的方法，其特征在于，其中所述将 所述银合金凸块本体结合至所述玻璃基板包含在所述银合金凸块本体与所述玻璃基板之 间施加各向异性导电膜（ACF)。
27. 如权利要求23所述的用于制造一 COG半导体结构的方法，其特征在于，其进一步包 含： 藉由一电镀操作或一无电极电镀操作在所述银合金凸块本体上方形成一金属层。
28. 如权利要求27所述的用于制造一COG半导体结构的方法，其特征在于，其中所述藉 由一无电极电镀操作在所述银合金凸块本体上方形成所述金属层包含制备包含KAu(CN) 2 的一无电极电镀浴。
29. 如权利要求28所述的用于制造一 COG半导体结构的方法，其特征在于，其进一步包 含将所述无电极电镀浴的一温度控制在摄氏80度至摄氏90度的一范围内。
【文档编号】C25D7/12GK104099653SQ201310680470
【公开日】2014年10月15日 申请日期:2013年12月11日 优先权日:2013年11月12日
【发明者】郑世杰, 卢东宝 申请人:南茂科技股份有限公司