一种用于高k金属栅极NMOS晶体管的测试装置和测试方法
【专利摘要】本发明公开了一种用于高k金属栅极NMOS晶体管的测试装置和测试方法。该测试装置包括：电阻，所述电阻连接在所述测试装置的输入端和输出端之间；以及二极管，所述二极管的正极用于与偏压源连接，所述二极管的负极连接至所述测试装置的所述输出端，其中，所述测试装置的所述输入端用于接收测试信号，且所述测试装置的所述输出端用于连接待测试的NMOS晶体管的栅极。本发明提供的NMOS晶体管的测试装置能够在PBTI测试过程中连续地、自动地对待测试的NMOS晶体管施加应力，进而可以有效地解决PBTI测试中的恢复效应问题。此外，本发明提供的NMOS晶体管的测试装置很容易被操作，并且基本不需要额外的硬件，因此成本较低。
【专利说明】—种用于高k金属栅极NMOS晶体管的测试装置和测试方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种用于高k金属栅极NMOS晶体管的测试装置和测试方法。
【背景技术】
[0002]在高k金属栅极(HKMG)工艺中，NMOS晶体管的正偏压温度不稳定性(PositiveBias Temperature Instability, PBTI)是一项不可忽视的评估项目。与传统的多晶娃栅-氧化硅工艺相比，高k金属栅极中NMOS晶体管的PBTI效应变得较严重，然而，众所周知，高k金属栅极NMOS晶体管的PBTI有很强的自我恢复效应(Recovery Effect),即当栅极偏压为小于等于零时，PBTI引起的可靠性失效将很大部分自我恢复。
[0003]在可靠性测量过程中，为了最大程度的考量高k金属栅极NMOS晶体管的PBTI可靠性能，需要避免这种自我恢复效应。然而，由于测试机台的限制，在测试电压变化时，中间不可避免的有很短的零伏电压。图1A为晶片级可靠性(WLR)测试中施加至栅极的测试信号的示意图。如图1A所示，在施加应力电压(Vsd3)时间段和施加测试电压(V3im)时间段之间不可避免地存在一段等待时间(Vw=GND),因此在此期间将导致恢复效应。图1B为封装级可靠性(PLR)测试中施加至栅极的测试信号的示意图。如图1B所示，由于PLR测试为并行测试系统，等待时间(Vwa=GND)较长，因此很难避免恢复效应。
[0004]该恢复效应将导致PBTI的测试结果出现偏差，而导致测量误差，因此目前急需一种NMOS晶体管的测试装置和测试方法，以解决上述问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为了解决现有技术中存在的问题，本发明提出了一种用于高k金属栅极NMOS晶体管的测试装置，包括:电阻，所述电阻连接在所述测试装置的输入端和输出端之间；以及二极管，所述二极管的正极用于与偏压源连接，所述二极管的负极连接至所述测试装置的所述输出端，其中，所述测试装置的所述输入端用于接收测试信号，且所述测试装置的所述输出端用于连接待测试的NMOS晶体管的栅极。
[0007]优选地，所述偏压源的电压低于所述测试信号的测试电压。
[0008]优选地，所述偏压源的电压大于或等于0.6V。
[0009]优选地，所述电阻的阻值为IO2-1O6欧姆。
[0010]优选地，所述测试装置用于晶片级可靠性测试或封装级可靠性测试。
[0011 ] 优选地，所述待测试的NMOS晶体管具有高K介电层。
[0012]优选地，所述测试装置用于PBTI测试。
[0013]优选地，所述测试装置可以避免恢复效应的影响。[0014]本发明还提供一种使用如上所述的测试装置测试高k金属栅极NMOS晶体管的正偏压温度不稳定性的方法，包括:使所述测试装置的所述输入端接收测试信号；以及将所述测试装置的所述输出端连接至所述待测试的NMOS晶体管的栅极。
[0015]本发明提供的NMOS晶体管的测试装置能够在PBTI测试过程中连续地、自动地对待测试的NMOS晶体管施加应力，进而可以有效地解决PBTI测试中的恢复效应问题。此外，本发明提供的NMOS晶体管的测试装置很容易被操作，并且基本不需要额外的硬件，因此成本较低。
【专利附图】
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0017]图1A为晶片级可靠性测试中施加至栅极的测试信号的示意图；
[0018]图1B为封装级可靠性测试中施加至栅极的测试信号的示意图；
[0019]图2为根据本发明一个实施方式的用于高k金属栅极NMOS晶体管的测试装置的示意图；
[0020]图3A为采用图2所示的测试装置进行晶片级可靠性测试过程中二极管截止的示意图；
[0021]图3B为采用图2所示的测试装置进行晶片级可靠性测试过程中二极管导通的示意图；
[0022]图4A为采用图2所示的测试装置进行封装级可靠性测试过程中二极管截止的示意图；
[0023]图4B为采用图2所示的测试装置进行封装级可靠性测试过程中二极管导通的示意图。
【具体实施方式】
[0024]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0025]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0026]图2为根据本发明一个实施方式的用于高k金属栅极NMOS晶体管的测试装置的示意图。如图2所示，用于高k金属栅极NMOS晶体管的测试装置(以下简称测试装置)包括电阻210和二极管220。电阻210连接在测试装置的输入端Vin和输出端Vqut之间。二极管220的正极用于与偏压源Vbias连接，且二极管220的负极连接至测试装置的输出端B。在测试过程中，该测试装置的输入端Vin接收测试信号(例如图1A所示的用于晶片级可靠性测试的测试信号以及图1B所示的用于封装级可靠性测试的测试信号)。该测试装置的输出端Vout连接至待测试的NMOS晶体管的栅极。
[0027]在测试信号中的应力电压(Vsd3)和测试电压(Vem)输入该测试装置期间，二极管220截止，即二极管220中没有电流流过，此时测试装置不会对待测试的NMOS晶体管产生影响。当GND输入该测试装置期间，由于A点的电压为零，二极管220导通，进而A点具有与偏压源Vbias基本相等的电压，这样就能够对待测试的NMOS晶体管的栅极施加偏压。
[0028]其中，偏压源Vbias的电压低于测试信号的测试电压，以使应力电压和测试电压输入测试装置时，二极管220能够截止，进而避免偏压源Vbias对测试结果产生影响。进一步，偏压源Vbias的电压可以大于或等于0.6V，以避免对待测试的NMOS晶体管的栅极施加的偏压过小而产生恢复效应。电阻210的阻值可以为IO2-1O6欧姆。
[0029]该测试装置可以用于晶片级可靠性测试和封装级可靠性测试。下面将结合图3A-3B以及图4A-4B对在两种可靠性测试中该测试装置的工作原理。
[0030]如图3A所示，测试装置的输入端Vin用于接收晶片级可靠性测试的测试信号，且测试装置的输出端Vott连接至待测试的NMOS晶体管300的栅极。在测试信号的应力电压和测试电压的输入期间，二极管220截止，应力电压和测试电压被提供至NMOS晶体管300的栅极，进而进行晶片级可靠性测试。如图3B所示，在测试信号的GND的输入期间，二极管220导通，进而形成从偏压源Vbias到输入端Vin的电流(如图中的箭头所述)，此时输出端Vott的电压与偏压源Vbias的电压基本相等，这样就可以解决PBTI测试中的恢复效应问题。
[0031 ] 如图4A所示，测试装置的输入端Vin用于接收封装级可靠性测试的测试信号，且测试装置的输出端Vott连接至待测试的NMOS晶体管400的栅极。在测试信号的应力电压和测试电压的输入期间，二极管220截止，应力电压和测试电压被提供至NMOS晶体管400的栅极，进而进行封装级可靠性测试。如图4B所示，在测试信号的GND的输入期间，二极管220导通，进而形成从偏压源Vbias到输入端Vin的电流(如图中的箭头所述)，此时输出端Vott的电压与偏压源Vbias的电压基本相等，这样就可以解决PBTI测试中的恢复效应问题。
[0032]本发明提供的NMOS晶体管的测试装置能够在PBTI测试过程中连续地、自动地对待测试的NMOS晶体管施加应力，进而可以有效地解决PBTI测试中的恢复效应问题。此外，本发明提供的NMOS晶体管的测试装置很容易被操作，并且基本不需要额外的硬件，因此成本较低。
[0033]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于高k金属栅极NMOS晶体管的测试装置，其特征在于，包括: 电阻，所述电阻连接在所述测试装置的输入端和输出端之间；以及 二极管，所述二极管的正极用于与偏压源连接，所述二极管的负极连接至所述测试装置的所述输出端， 其中，所述测试装置的所述输入端用于接收测试信号，且所述测试装置的所述输出端用于连接待测试的NMOS晶体管的栅极。
2.如权利要求1所述的测试装置，其特征在于，所述偏压源的电压低于所述测试信号的测试电压。
3.如权利要求2所述的测试装置，其特征在于，所述偏压源的电压大于或等于0.6V。
4.如权利要求1所述的测试装置，其特征在于，所述电阻的阻值为IO2-1O6欧姆。
5.如权利要求1所述的测试装置，其特征在于，所述测试装置用于晶片级可靠性测试或封装级可靠性测试。
6.如权利要求1所述的测试装置，其特征在于，所述待测试的NMOS晶体管具有高K介电层。
7.如权利要求1所述的测试装置，其特征在于，所述测试装置用于正偏压温度不稳定性测试。
8.如权利要求1所述的测试装置，其特征在于，所述测试装置可以避免恢复效应的影响。
9.一种使用权利要求1-8中任一项所述的测试装置测试高k金属栅极NMOS晶体管的正偏压温度不稳定性的方法，其特征在于，包括: 使所述测试装置的所述输入端接收测试信号；以及 将所述测试装置的所述输出端连接至所述待测试的NMOS晶体管的栅极。
【文档编号】G01R31/26GK103543396SQ201210243866
【公开日】2014年1月29日 申请日期:2012年7月13日 优先权日:2012年7月13日
【发明者】冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司