专利名称：Cmos带隙基准源电路的制作方法
技术领域：
本发明涉及微电子学领域，具体涉及一种CMOS带隙基准源电路。
背景技术：
基准电压源是CMOS集成电路中非常重要的单元模块电路，可提供高精度和高稳定度的基准电压，被广泛应用于各种模拟和数字系统中。随着移动通信及其他通信技术的不断发展，对基准电压源模块的要求越来越高。关于CMOS基准电压源的设计，基本都是基于带隙基准源技术。中国专利(申请号:201010162189.6)公开了一种带隙基准电压电路，通过将具有高阶负温度系数的电流注入一个PNP型三极管，得到具有高阶温度系数的电压，并将该电压通过双差分对运算放大器耦合到最终的输出基准电压之中，补偿三极管带隙电压中的高阶温度分量，从而得到高阶温度补偿的基准电压。由于传统的带隙基准电压源只采用了一阶温度补偿，该基准电压通过高阶温度补偿，较传统的带隙基准电压源有较大的性能提升，具有较低的温度系数。但是该发明只是通过在三极管注入一具有高阶负温度系数的电流以得到高阶温度补偿的基准电压，结电压对温度比较敏感，随着温度的变化进而容易产生变化，进而影响了电路的稳定性。中国专利(申请号:200910175533.2)提供一种电源电压变动去除比良好的带隙基准电压电路。通过电压供给电路，电压不取决于电源电压的变动。在电阻上产生的具有正温度系数的电压不基于电源电压而是基于电压，因此不随着电源电压的变动而产生变动，进而提闻电路稳定性。但是该发明是通过电压供给电路来使得电路不随电源电压的变动而产生变动，由于结电压对温度比较敏感，随着温度的变化还是容易产生变化，从而影响了电路的稳定性。图1为现有技术中的带隙基准源电路图，如图所示，传统的带隙基准源在CMOS工艺中是用寄生的三极管开启的结电压VBE的负温度系数和热电压Vt正温度系数的倍数相抵消，即输出电压Vout=VBE+K*Vt，其中K为常数，但是该公式是建立在结电压VBE的温度系数为一个常数的情况下适用，但在实际情况下结电压VBE也是随温度变化的，而且是为负的二次项变化函数特性，故结电压VBE会随着温度的变化产生变化，进而影响电路稳定性。
发明内容
本发明根据现有技术的不足，提供了一种降低温度敏感性带隙基准源电路，通过增加两个二次项温度系数为正，同时一次项系数相反的两个电阻。使其在一次项抵消的同时，正二次项项系数和Q3的VBE负的二次项系数相抵消，从而使VBE结电压的温度敏感度进一步降低，进而提闻电路的稳定性。本发明采用的技术方案为:
一种CMOS带隙基准源电路，其中，包括:运放电路和输出电路；所述运放电路与所述输出电路并联；所述输出电路中包括第三三极管Q3、第三电阻R3和第四电阻R4，所述第三电阻R3和第四电阻R4串联后与所述第三三极管Q3的发射极E连接，所述第三三极管Q3的集电极C和基极B均接地；其中，所述第三电阻R3和第四电阻R4的二次项温度系数均为正值，且该第三电阻R3和第四电阻R4的一次温度系数相反。上述的CMOS带隙基准源电路，其中，所述运放电路包括第一晶体管MP1、第二晶体管MP2、第一三极管Q1、第二三极管Q2、电阻Rl以及一运算放大器，所述输出电路包括第三晶体管MP3、第三三极管Q3、第二电阻R2、第三电阻R3、第四电阻R4 ；所述第一晶体管MP1、第二晶体管MP2、第三晶体管MP3的源级均与电源电压VDD相连，且第一晶体管MP1、第二晶体管MP2、第三晶体管MP3的漏极均与所述运算放大器AMP的输出端相连，所述第一晶体管MP1、第二晶体管MP2、第三晶体管MP3均为PMOS晶体管；晶体管MPl的源级与所述的三极管Ql的发射极及运算放大器的正相输入端相连接；所述第一三极管Q1、第二三极管Q2、第三三极管Q3的集电极均与接地端GND相连，且所述第一三极管Q1、第二三极管Q2、第三三极管Q3均为PNP三极管；所述第三电阻R3与第三三极管Q3的发射极之间设置有一第二电阻R2 ；
所述第三晶体管MP3与第四电阻R4的连接节点提供有一输出电压Vout。上述的CMOS带隙基准源电路，其中，所述第一晶体管MPl的漏极连接第一三极管Ql的发射极以及运算放大器的正相输入端；第二晶体管MP2的漏极连接第一电阻Rl和运算放大器的负相输入端，其中，电阻Rl连接第二三极管Q2的发射极。上述的CMOS带隙基准源电路，其中，假设第三电阻R3的一次项系数为TCl (R3)，第四电阻R4的一次项系数为TCl (R4)，由于电阻R3和电阻R4的一次项系数相反，当R4/R3=K 时，TCl (R3)+K*TC1 (R4)=0。上述的CMOS带隙基准源电路，其中，假设第一三极管Ql的发射极面积为AE1，第二三极管Q2的发射极面积为AE2,第三三极管Q3的发射极面积为AE3 ；所述第一三极管Ql的发射极面积等于第三三极管Q3的发射极面积，即AE1=AE3 ；且三极管Q2的发射极面积为三极管Ql和三极管Q3发射极面积的倍数，即AE2=N*AE1=N*AE3，其中，N 为正整数。上述的CMOS带隙基准源电路，其中，晶体管MPl的栅宽和栅长的比值等于晶体管MP2的栅宽和栅长的比值，假设第一晶体管MPl的栅长为LPl、栅宽为WPl ;第二晶体管MP2的栅长为LP2、栅宽为WP2，第三晶体管MP3的栅长为LP3、栅宽为WP3，即WP1/LP1=WP2/LP2 ；且第三晶体管MP3的栅宽和栅长的比值为晶体管第一MPl和晶体管MP2栅宽和栅长比值的倍数，即WP3/LP3=M* (WP1/LP1)=M* (WP2/LP2)，其中，M为正整数。上述的CMOS带隙基准源电路，其中，第一晶体管MPl与第一三极管Ql之间的电流Il等于第二晶体管MP2与第二三极管Q2的电流，即11=12。
上述的CMOS带隙基准源电路，其中，第三电阻R3与第二电阻R2之间的电流13=[ (WP3/LP3)/(WP2/LP2)]*12。上述的CMOS带隙基准源电路，其中，假设第三三极管Q3的结电压为VBE ;输出电压为Vout ;热电压为Vt,则输出电压Vout=VBE+[(R2+R3+R4)/Rl]*ln(AE2/AE1)*[(WP3/LP3)/(WP2/LP2)]*Vt。上述的CMOS带隙基准源电路，其中，所述第一电阻Rl和第二电阻R2为相同种类的电阻。上述的CMOS带隙基准源电路，其中，所述运算放大器为的增益效果大于60dB。由于本发明采用了以上技术方案，通过在带隙基准源电路增设了两个一次性系数相反、二次项系数为正的电阻R3和R4，可抵消三极管Q3发射结电压的二次项负温度系数，进而提闻电路可罪性和电路性能。
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。图1为现有技术中CMOS带隙基准源的电路示意图；图2为本发明提供的一种CMOS带隙基准源的电路示意图。
具体实施例方式
下面结合附图对本发明的具体实施方式
作进一步的说明:图2为本发明提供的一种CMOS带隙基准源的电路示意图，如图所示，该CMOS带隙基准源电路包括3个PMOS管MPl、MP2、MP3，3个PNP三极管Ql、Q2、Q3，4个电阻Rl、R2、R3、R4和一个运算放大器AMP，此外，该电路还提供一电源电压VDD和接地端GND，该电路位于电源电压VDD和接地端GND之间。PMOS管MPl、MP2和MP3的源极均与电源电压VDD相连接，同时且PMOS管MP1、MP2和MP3的漏极均与运算放大器AMP的输入端相连接。三极管Ql、Q2、Q3的基级和集电极均与接地端GND相连，三极管Ql的发射极连接晶体管MPl的源极和运算放大器的正相输入端，三极管Q2的发射极连接电阻R1，同时电阻Rl还连接晶体管MP2的源极和运算放大器的负相输入端，三极管Q3的发射极与晶体管MP3的连接处串联有3个电阻R2、R3、R4，电阻R4与晶体管MP3的连接节点还提供有一输出电压 Vout。假设晶体管MPl的栅宽为WPl，栅长为LPl，晶体管MP2的栅宽为WP2，栅长为LP2，晶体管MP3的栅宽为WP3，栅长为LP3 ;在本发明的实施例中，晶体管MPl与晶体管MP2的宽长比相等，且沟道长度要尽量没有调制效应为最佳，则WP1/LP1=WP2/LP2，此外，晶体管MP3的常常比为晶体管MPl或晶体管MP2的宽长比的特定倍数，即WP3/LP3=M* (WP1/LP1) =M* (WP2/LP2)，M 为正整数。假设三极管Ql的发射面积为AEl,三极管Q2的发射面积为AE2,三极管Q3的发射面积为AE3。在本发明的实施例中，三极管Ql的发射极面积与三极管Q3的发射极面积相等，即AE1=AE3 ;同时三极管Q2的发射极面积为Ql和Q3的倍数，即AE2=N*AE1=N*AE3，N为正整数。同时在本发明的实施例中，电阻Rl和电阻R2采用相同类型的电阻，且满足一定比例；电阻R3和电阻R4米用不同种类的电阻,优选的米用res_ndifsab和res_nposab作为电阻R3和R4，同时该电阻R3和电阻R4的一次项系数相反，且两者的二次项温度系数为正数，假设电阻R3的一次项系数为电阻R3的一次项系数为TCl (R3),电阻R4的一次项系数为 TCl (R4)，当 R4/R3=K 时，TCl (R3) +K 氺 TC I (R4) =0。此外，本发明提供的电路的晶体管MPl与三极管Ql之间的电流Il等于晶体管MP2与三极管Q2的电流，即11=12，此外，电阻R3与电阻R2之间的电流I3=[ (WP3/LP3)/(WP2/LP2)]*I2。在本发明的实施例中，优选采用增益效果大于60dB的运算放大器，进而提高电路的可靠性。假设三极管发射极的结电压为VBE，热电压为Vt，则输出电压Vout=VBE+ [ (R2+R3+R4) /Rl] *ln (AE2/AE1) * [ (WP3/LP3) / (WP2/LP2) ] *Vt，由此可见，输出电压并不随热电压Vt的变化而变化，使结电压VBE的温度敏感度进一步降低，进而保证电路的可靠性。由于在传统的带隙基准源电路增设了两个一次项系数相反同时二次项系数为正的电阻R3和R4，可抵消三极管Q3的发射极结电压的二次项负温系数。使其在一次项抵消的同时，正二次项项系数和三极管Q3结电压负的二次项系数相抵消，从而使三极管Q3发射极的结电压VBE的温度敏感度进一步降低，进而提高电路的稳定性。综上所述，由于本发明采用了以上技术方案，在CMOS带隙基准源电路增设了两个一次项系数相反同时二次项系数为 正的电阻，可抵消三极管Q3的发射极结电压的二次项负温系数，进而降低了三极管Q3发射极的结电压对温度的敏感性，进而提高电路的稳定性。本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种CMOS带隙基准源电路，其特征在于，包括: 运放电路和输出电路； 所述运放电路与所述输出电路并联； 所述输出电路中包括第三三极管Q3、第三电阻R3和第四电阻R4，所述第三电阻R3和第四电阻R4串联后与所述第三三极管Q3的发射极连接； 其中，所述第三电阻R3和第四电阻R4的二次项温度系数均为正值，且该第三电阻R3和第四电阻R4的一次温度系数相反。
2.根据权利要求1所述的CMOS带隙基准源电路，其特征在于， 所述运放电路包括第一晶体管MPl、第二晶体管MP2、第一三极管Ql、第二三极管Q2、电阻Rl以及一运算放大器，所述输出电路包括第三晶体管MP3、第三三极管Q3、第二电阻R2、第三电阻R3、第四电阻R4;所述第一晶体管MPl、第二晶体管MP2、第三晶体管MP3的源极均与电源电压VDD相连，且第一晶体管MP1、第二晶体管MP2、第三晶体管MP3的漏极均与所述运算放大器AMP的输出端相连，所述第一晶体管MP1、第二晶体管MP2、第三晶体管MP3均为PMOS晶体管；晶体管MPl的源极与所述的三极管Ql的发射极及运算放大器的正相输入端相连接；所述第一三极管Q1、第二三极管Q2、第三三极管Q3的集电极均与接地端GND相连，且所述第一三极管Ql、第二三极管Q2、第三三极管Q3均为PNP三极管； 所述第三电阻R3与第三三极管Q3的发射极之间设置有一第二电阻R2 ； 所述第三晶体管MP3与第四电阻R4的连接节点提供有一输出电压Vout。
3.根据权利要求2所述的CMOS带隙基准源电路，其特征在于， 所述第一晶体管MPl的漏极连接第一三极管Ql的发射极以及运算放大器的正相输入端; 第二晶体管MP2的漏极连接第一电阻Rl和运算放大器的负相输入端，其中，电阻Rl连接第二三极管Q2的发射极。
4.根据权利要求1所述的CMOS带隙基准源电路，其特征在于，假设第三电阻R3的一次项系数为TCl (R3)，第四电阻R4的一次项系数为TCl (R4)，由于电阻R3和电阻R4的一次项系数相反，当 R4/R3=K 时，TCl (R3)+K*TC1 (R4) =0。
5.根据权利要求3所述的CMOS带隙基准源电路，其特征在于，假设第一三极管Ql的发射极面积为AE1，第二三极管Q2的发射极面积为AE2，第三三极管Q3的发射极面积为AE3 ； 所述第一三极管Ql的发射极面积等于第三三极管Q3的发射极面积，即AE1=AE3 ； 且三极管Q2的发射极面积为三极管Ql和三极管Q3发射极面积的倍数，即AE2=N*AE1=N*AE3，其中，N 为正整数。
6.根据权利要求3所述的CMOS带隙基准源电路，其特征在于，晶体管MPl的栅宽和栅长的比值等于晶体管MP2的栅宽和栅长的比值，假设第一晶体管MPl的栅长为LP1、栅宽为WPl ;第二晶体管MP2的栅长为LP2、栅宽为WP2，第三晶体管MP3的栅长为LP3、栅宽为WP3，即 WP1/LP1=WP2/LP2 ； 且第三晶体管MP3的栅宽和栅长的比值为晶体管第一MPl和晶体管MP2栅宽和栅长比值的倍数，即 WP3/LP3=M* (WP1/LP1) =M* (WP2/LP2)，其中，M 为正整数。
7.根据权利要求3所述的CMOS带隙基准源电路，其特征在于，第一晶体管MPl与第一三极管Ql之间的电流Il等于第二晶体管MP2与第二三极管Q2的电流，即11=12。
8.根据权利要求7所述的CMOS带隙基准源电路，其特征在于，第三电阻R3与第二电阻R2 之间的电流 I3=[ (WP3/LP3) / (WP2/LP2) ] *12。
9.根据权利要求3所述的CMOS带隙基准源电路，其特征在于，假设第三三极管Q3的结电压为VBE ;输出电压为Vout ;热电压为Vt，则输出电压Vout=VBE+[(R2+R3+R4)/Rl]*ln(AE2/AE1)*[(WP3/LP3)/(WP2/LP2)]*Vt。
10.根据权利要求3所述的CMOS带隙基准源电路，其特征在于，所述第一电阻Rl和第二电阻R2为相同种类的电阻。
11.根据权利要求1所述的CMOS带隙基准源电路，其特征在于，所述运算放大器为的增益效果大于60dB。 ·
全文摘要
本发明涉及微电子学领域，具体涉及一种CMOS带隙基准源电路，通过在传统的CMOS带隙基准源电路增设了两个一次项系数相反同时二次项系数为正的电阻，可抵消三极管的发射结电压的二次项负温系数。使其在一次项抵消的同时，正二次项项系数和三极管结电压负的二次项系数相抵消，从而使结电压的温度敏感度进一步降低，进而提高电路的稳定性。
文档编号G05F1/567GK103246310SQ20131016602
公开日2013年8月14日 申请日期2013年5月7日 优先权日2013年5月7日
发明者王本艳, 张宁, 冒杨雷 申请人:上海华力微电子有限公司