电路结构及其控制方法
【技术领域】
[0001]本发明涉及集成电路设计技术领域，尤其涉及一种电路结构及其控制方法。
【背景技术】
[0002]图像传感器的电路设计中，参考图1所示，通常通过正泵电路2来为图像传感器阵列(Panel Array)提供一个比电源线3的电压AVDD高的电压。在时钟信号CLK的激励下，正泵电路2的电容Cl、C2会进行周期性的充电和放电，最终产生一个高于电源电压的输出电压值，其工作过程如下:
[0003]当第一时钟控制信号CLK为低电平时，第二时钟控制信号CLKb为高电平，第一NMOS晶体管丽I截止，第二 NMOS晶体管丽2导通，第一 PMOS晶体管MPl截止，第二 PMOS晶体管MP2导通，电源线3通过节点B对第二电容C2充电，第一电容Cl通过节点D对第三电容C3充电；接着，第一时钟控制信号CLK的电压逐渐上升，第二时钟控制信号CLKb逐渐下降，第二电容C2的上极板的电压上升，第一电容Cl的上极板的电压下降，使得第一 NMOS晶体管丽I的栅源电压Vgsl上升，第二 NMOS晶体管的栅源电压Vgs2下降，第一 PMOS晶体管MPl的栅源电压Vgspl上升，第二 PMOS晶体管MP2的栅源电压Vgsp2下降，第二 NMOS晶体管MN2截止，第一 NMOS晶体管MNl导通，第一 PMOS晶体管MPl导通，第二 PMOS晶体管MP2截止，电源线3通过节点B对第一电容Cl充电，节点B处的充放电电流上升，第二电容C2通过节点C对第三电容C3充电；当第一时钟控制信号CLK上升到高电平电压时，第二时钟控制信号下降为低电平，随着第一电容Cl的充电的进行，第一电容Cl的上极板的电压升高，使得第一 NMOS晶体管丽I的栅源电压Vgsl下降，第一 PMOS晶体管MPl的栅源电压Vgspl下降，第二 PMOS晶体管MP2的栅源电压Vgsp2上升，从而节点B处的充放电电流下降；之后，第一时钟控制信号CLK的电压下降，第二时钟控制信号CLKb的电压上升，第二电容C2的上极板的电压下降，第一电容Cl的上极板的电压上升，第二 NMOS晶体管MN2的栅源电压Vgs2上升，第一 NMOS晶体管丽I的栅源电压Vgsl下降，第一 NMOS晶体管丽I截止，第二NMOS晶体管丽2导通，第一 PMOS晶体管MPl截止，第二 PMOS晶体管MP2导通，节点B对第二电容C2充电，第一电容Cl通过节点C对第三电容C3充电，节点B处的充放电电流上升；最后，当第一时钟控制信号CLK下降为低电平，第二时钟控制信号CLKb上升为高电平时，随着第二电容C2的充电，第二电容C2的上极板的电压上升，第二晶体管丽2的栅源电源Vgs2下降，节点B处的充放电电流下降。随着第一时钟控制信号CLK的电压信号周期性的变化，节点B处的充放电电流也周期性的上升下降，从而产生纹波，节点B处的电压随之变化。从而对节点A处的电压产生干扰，极大程度地影响与节点A处连接的模拟电路I等其他模拟电路的性能。同时，会对图像传感器的性能造成影响，导致大的图像横向噪声(HorizontalNoise)ο
[0004]现有的解决方案中，一般是为正泵电路2提供一个单独的电源(I/O Pad)使正泵电路2不与模拟电路I共用电源，降低对模拟电路产生的影响。单独的电源会增加成本。现有技术中还可以通过在电源电压AVDD旁边设置较大的稳压电容，设置的电容增加芯片的面积，从而也会增加成本。
【发明内容】
[0005]本发明的目的在于，提供一种电路结构及其控制方法，减弱正泵电路对电源电压的干扰。
[0006]为解决上述技术问题，本发明提供一种电路结构，包括电源线、恒定电流产生电路、低压差线性稳压器、正泵电路、模拟电路以及去耦电容，所述模拟电路以第一节点与所述电源线连接；所述恒定电流产生电路以第二节点与所述电源线连接，所述恒定电流产生电路的输入端连接一参考电流；所述去耦电容的一端连接在所述第一节点和所述第二节点之间，另一端接地；所述恒定电流产生电路以第三节点分别与所述低压差线性稳压器和所述正泵电路连接，所述低压差线性稳压器的输入端连接一参考电压。
[0007]可选的，所述正泵电路包括:
[0008]反相电路，所述反相电路的输入端连接第一时钟控制信号，所述反相电路的输出端连接第二时钟控制信号；
[0009]第一 NMOS晶体管，所述第一 NMOS晶体管的漏极连接所述第三节点，源极以第五节点连接所述反相电路的输出端，栅极以第四节点连接所述反相电路的输入端；
[0010]第一电容，所述第一电容串联于所述第五节点与所述反相电路的输出端之间；
[0011]第二NMOS晶体管，所述第二 NMOS晶体管的漏极连接所述第三节点，源极连接所述反相电路的输入端，栅极连接所述第五节点；
[0012]第二电容，所述第二电容串联于所述第四节点与所述反相电路的输入端之间；
[0013]第一 PMOS晶体管，所述第一 PMOS晶体管的漏极连接所述第四节点，源极以第六节点连接正泵电路输出端，栅极连接所述第五节点；
[0014]第二PMOS晶体管，所述第二 PMOS晶体管的漏极连接所述第五节点，源极连接所述第六节点，栅极连接所述第四节点；
[0015]第三电容，所述第三电容串联于的一端连接所述第六节点，另一端接地。
[0016]可选的，所述第一时钟控制信号的频率为20MHz-200MHz。
[0017]可选的，所述低压差线性稳压器包括:
[0018]放大器，所述放大器包括第一输入端和第二输入端，所述放大器的第一输入端连接所述参考电压；
[0019]第三PMOS晶体管，所述第三PMOS晶体管的源极连接所述第三节点，漏极接地，栅极连接所述放大器的输出端；
[0020]第一电阻，所述第一电阻串联于所述放大器的第二输入端和所述第三节点之间；
[0021]第二电阻，所述第二电阻串联于所述放大器的第二输入端和地端之间。
[0022]可选的，所述参考电压的大小为1.2V-1.4V。
[0023]可选的，所述恒定电流产生电路包括:
[0024]第四PMOS晶体管，所述第四PMOS晶体管的源极连接所述第二节点，漏极和栅极连接所述参考电流；
[0025]镜像晶体管串，所述镜像晶体管串分别与所述第二节点、第三节点和所述第四PMOS晶体管的栅极连接。
[0026]可选的，所述镜像晶体管串包括并联的至少三个PMOS晶体管。
[0027]可选的，并联的至少三个PMOS晶体管的源极均连接所述第二节点，栅极均连接所述第四PMOS晶体管的栅极，漏极均连接所述第三节点。
[0028]可选的，所述参考电流的大小为10μΑ_20μΑ。
[0029]相应的，本发明还提供一种上述的电路结构的控制方法，包括:
[0030]提供所述参考电压给所述低压差线性稳压器，所述第三节点输出一恒定电压，所述恒定电压提供给所述恒定电流产生电路和所述正泵电路，所述正泵电路具有一变化的充放电电流；
[0031 ] 提供所述参考电流给所述恒定电流产生电路，所述恒定电流产生电路在第三节点产生一恒定输出电流，所述恒定输出电流大于所述充放电电流的最大值；
[0032]所述恒定输出电流大于所述充放电电流的部分电流为剩余电流，所述剩余电流由所述低压差线性稳压器吸收，电源线提供给所述第二节点的电流恒定。
[0033]本发明提供的电路结构及其控制方法，低压差线性稳压器产生一个恒定的电压，恒定电流产生电路产生一个比正泵电路中最大的充放电电流大的恒定电流给正泵电路，大于正泵电路充放电电流的部分电流由低压差线性稳压器吸收，使得第三节点的电流、电压恒定，从而电源线与恒定电流产生电路连接的第二节点的电流和电压恒定，避免了正泵电路中电流纹波对电源线的电压的影响。
【附图说明】
[0034]图1为现有技术中的包括正泵电路的电路示意图；
[0035]图2为本发明中电路结构的示意图；
[0036]图3为本发明一实施例中电路结构的示意图；
[0037]图4为本发明一实施例中电路结构控制方法的流程图。
【具体实施方式】
[0038]下面将结合示意图对本发明的电路结构及其控制方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0039]本发明的核心思想在于，首先，根据电源线的电压情况对低压差线性稳压器进行配置，使得低压差线性稳压器产生比电源线电压低一些的电压提供给恒定电流产生电路作为其恒定输出电流的输出端，并作为正泵电路的电源电压。正泵电路的电流会随着正泵电路的电源电压的大小、负载情况以及本身耦合电容的充放电情况周期性的变化。根据正泵电路的电流情况再对恒定电流产生电路进行配置，使得恒定电流产生电路产生一个恒定输出电流，该恒定输出电流要大于正泵电路在特定电源电压及负载情况下所需要提供的最大电源电流。恒定输出电流大于正泵电路电流的那部分电流由低压差线性稳压器来吸收，恒定输出电流则基本保持不变，低压差线性稳压器提供的输出电压也基本保持不变，电源线提供给第二节点的电流也会基本保持不变，这样正泵电路对电源线的干扰也就极大地降低了。
[0040]下文结合图2、图3以及图4对本发明的电路结构及电路结构的控制方法进行具体说明。
[0041]参考图2所示，本发明提供的电路结构，包括:电源线30、恒定电流产生电路50、低压差线性稳压器40、正泵电路20、模拟电路10以及去耦电容CO，所述模拟电路10以第一节点NI与所述电源线30连接；所述恒定电流产生电路50以第二节点B与所述电源线30连接，所述恒定电流产生电路30的输入端连接一参考电流Iref ;所述去耦电容CO —端连接于所述第一节点NI与所述第二节点N2之间，所述去耦电容CO的另一端接地；所述恒定电流产生电流50以第三节点N3分别与所述低压差线性稳压器40和所述正泵电路20连接，所述低压差线性稳压器40的输入端连接一参考电压Vref。
[0042]继续参考图2所示，所述正泵电路20包括:
[0043]反相电路21，所述反相电路21的输入端连接第一时钟控制信号CLK，输出端连接第二时钟控制信号CLKb，所述第一时钟控制信号CLK的频率为20-MHz 200MHz ；
[0044]第一 NMOS晶体管丽I，所述第一 NMOS晶体管丽I的漏极连接所述第三节点，