一种带隙基准电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路技术领域，尤其涉及一种带隙基准电路。
【背景技术】
[0002] 在集成电路设计领域，基准电路是电源管理以及一些数模混合电路中的关键模 块，它的电源抑制能力和温漂特性都将直接影响整体电路的性能。随着集成电路工艺尺寸 的不断缩小，电路的电源电压不断降低。在低电源下的基准电路设计受到越来越多的关注 和研究。
[0003] 在参考文献1中，提供了一种带隙基准电路。如图1所示，该带隙基准电路中，三 极管Ql和Q2的面积之比为I : IR1=R2。由于放大器的反馈使得X和Y结点处的电压 近似相等，于是&和R 2的两端电压近似相等，流过Ql和Q2的电流也近似相等，从而可以求 出Ql和Q2的发射极-基极电压分别为：
[0004] ( 1 )
[0005] (2)
[0006] 其中，13为三极管的饱和电流，I为流过Ql和Q2的电流，I的表达式可以通过R 3 求出：
[0007] (3)
[0008] 其中，VtS热电压，那么基准电压的输出Vraf的表达式为：
[0009]
(4)
[0010] ￥1具有正温度系数，约为0. 087mV/K，V EB2具有负温度系数，约为-I. 5mV/K，通过选 择私和1?3的比值和N，使得In N · (R2+R3)/R产17. 2,可以在室温下获得零温度系数。但 是由于室温下，VT~25mV，Veb2~0. 7V，图1所示的电路结构产生的基准电压约为I. 2V。这 意味着整个电路的电源电压不能低于I. 2V，甚至要求更高，这限制了基准电压在低电源电 路中的应用。
[0011] 参考文献2给出了一种可工作于IV以下电源电压的带隙基准电路，如图2所示， 该带隙基准电路中，R 1= R2, PMl~PM3的尺寸相等，它的基准电压输出表达式为：
[0012]
(5)
[0013] 通过控制札~R4的值，可以获得IV以下的基准电压，并且具有0温度系数。图2 所示电路的小信号分析如图3所示，其电源抑制比（power supply rejection，PSR)的表达 式为： LlN 丄UOldSUbd A yJ^ rVJ Z/0 JM
[0014]
(6)
[0015] 其中gnil= gni2, rdsl= rds2, A为运算放大器的开环增益，假设A为无穷大，那么式 (6)可变为：
[0016]
(7)
[0017] 从式（7)可以看出，如果要使得PSR = 0,有以下条件：
[0018]
(汉）
[0019] 式⑶中，如果gml= gm3，那么要求rdsl= r ds3，由于沟道长度调制效应，必须保证 PMl和PM3管的漏源电压相等才能使得式（8)成立。这意味着在图2中，只有Y点电压和 Lf相等时，才能取到最优的PSR值。图2的电路仿真波形如图4所示，图4中（a)显示了 直流PSR和V rrf之间的关系。通过调整R 4可以取得不同的V 值，图中显示只有V 约等 于三极管的Veb电压（约为0.7V)时，PSR才达到了最优值，这限制了基准电压的取值。
[0020] 同时，由于Veb具有负温度系数，这导致Y点电压也具有负温度系数，而V 是零温 度系数，这将导致在不同的温度下Vraf和Y点电压不同，也就导致了 PSR会受到温度的影响。 图4中（b)为Vraf= 0. 68V时PSR与温度之间的关系，只有在室温条件下才达到了最优的 PSR 值。
[0021] 综上所述，图2所示电路，虽然可以工作在低电源电压的情况下，但是其直流PSR 受Vraf的取值和温度的影响很明显。
[0022] 参考文献：
[0023] K B. Razavi? Design of Analog CMOS Integrated Circuits，chapter 11. McGraw-Hill，Inc.，2001.
[0024] 2、H. Banba et al. · A CMOS bandgap Circuit with Sub-lV Operation. IEEE Journal of Solid-State Circuit.，vol. 34. pp. 670-674, May 1999;
【发明内容】
[0025] (一）要解决的技术问题
[0026] 鉴于上述技术问题，本发明提供了一种带隙基准电路，以提高输出电压的电源抑 制比。
[0027] (二）技术方案
[0028] 本发明带隙基准电路包括：第一负反馈环路和第二负反馈环路。其中，所述第一负 反馈环路包括：第一 PNP三极管Q1，其基极和集电极接地；发射极连接至节点X，并通过第 一电阻Rl接地；第二PNP三极管Q2,其基极和集电极接地，发射极通过第三电阻R3连接至 节点Y ;第一 PMOS管PMl、第二PMOS管PM2和第三PMOS管PM3,三者的源极连接至电源电 压Vdd;漏极分别连接至节点X、节点Y和节点C ;第一运算放大器0P1，其反相输入端连接至 节点X ;同相输入端连接至节点Y，并通过第二电阻R2连接至地；输出端连接至第一PMOS管 PM1、第二PMOS管PM2、第三PMOS管PM3的栅极。所述第二负反馈环路包括：第二运算放大 器0P2,其反相输入端连接至节点C，同相输入端连接至节点Y ;第四PMOS管PM4,其栅极连 接至第二运算放大器0P2的输出端，漏极连接至节点C，源极连接至作为基准电压Vraf的输 出端，并通过第四电阻R4连接至地。
[0029] (三）有益效果
[0030] 从上述技术方案可以看出，本发明带隙基准电路具有所需电源电压低，PSR高，PSR 受输出电压和温度的影响小，输出电压温度系数低等优点。
【附图说明】
[0031] 图1为参考文献1中给出的带隙基准电路的原理图；
[0032] 图2为参考文献2给出的低电源电压带隙基准电路的原理图；
[0033] 图3为图2所示电路的小信号分析图；
[0034] 图4为图2所示电路的电源抑制比与输出电压和温度的关系；
[0035] 图5为根据本发明实施例低压带隙基准电路的电路原理图；
[0036] 图6为图5所低压带隙基准电路的小信号分析图；
[0037] 图7为图5所示低压带隙基准电路与图2所示电路的电源抑制比与频率的关系曲 线；
[0038] 图8为图5所示低压带隙基准电路的电源抑制比与输出电压和温度的关系；
[0039] 图9为图5所示低压带隙基准电路的输出电压与电源电压的关系曲线；
[0040] 图10为图5所示低压带隙基准电路的输出电压与温度的关系曲线。
【具体实施方式】
[0041] 本发明提供一种能在低电源电压下工作（可低至0. 8V)的带隙基准电路，通过两 个内部负反馈环路，可以提高输出电压的电源抑制比，并且不影响基准电压的温度特性。
[0042] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。
[0043] 在本发明的一个示例性实施例中，提供了一种低压带隙基准电路。图5为根据本 发明实施例低压带隙基准电路的电路原理图。如图5所示，该低压带隙基准电路包括：第一 负反馈环路和第二负反馈环路。其中，涉及的元器件包括：两个运算放大器-第一运算放大 器OPl和第二运算放大器0P2 ;4个PMOS管-第一 PMOS管PMl、第二PMOS管PM2、第三PMOS 管PM3和第四PMOS管PM4 ;4个电阻-第一电阻RU第二电阻R2、第三电阻R3和第四电阻 R4 ;以及2个PNP三极管-第一 PNP三极管Ql和第二PNP三极管Q2。
[0044] 请参照图5,第一负反馈环路包括：第一运算放大器0P1、第一 PMOS管PM1、第二 PMOS管PM2、第三PMOS管PM3、第一 PNP三极管Ql、第二PNP三极管Q2、第一电阻RU第二 电阻R2、第三电阻R3和第四电阻R4。该第一负反馈环路中：
[0045] 第一 PNP三极管Ql的基极和集电极接地；发射极连接至节点X，并通过第一电阻 R1接地；
[0046] 第二PNP三极管Q2的基极和集电极接地，发射极通过第三电阻R3连接至节点Y ;
[0047] 第一 PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3的源极连接至电源电压Vdd; 第一 PMOS管PMl、第二PMOS管PM2和第三PMOS管PM3的漏极分别连接至节点X、节点Y和 节点C ;
[0048] 第一运算放大器OPl的反相输入端连接至节点X ;同相输入端连接至节点Y，并通 过第二电阻R2连接至地；输出端连接至第一 PMOS管PMl、第二PMOS管ΡΜ2、第三PMOS管 ΡΜ3的栅极。
[0049] 其中，第一电阻Rl和第二电阻R2的阻值相等。第一 PMOS管ΡΜ1、第二PMOS管ΡΜ2 和第三PMOS管ΡΜ3的尺寸相等。
[0050] 同样请参照图5,第二负反馈环路包括：第二运算放大器0Ρ2,第四PMOS管ΡΜ4。在 该第二负反馈环路中：
[0051] 第二运算放大器0Ρ2的反相输入端连接至节点C，同相输入端连接至节点Y ;
[0052] 第四PMOS管ΡΜ4的栅极连接至第二运算放大器0Ρ2的输出端，漏极连接至节点C， 源极连接至作为基准电压V raf的输出端，并通过第四电阻R4连接至地。
[0053] 其中，第一运算放大器OPl和第二运算放大器0Ρ2可以采用相同电路，这样的话， 第一运算放大器OPl和第二运算放大器0Ρ2的开环增益相等。
[0054] 请对比图5和图2,本实施例的带隙基准电路比图2所示的带隙基准电路多了一个 由0Ρ2和ΡΜ4组成的内部负反馈环路，其目的是为了使得C