点电压跟随Y点电压，使得C点 具备Y点的PSR特性。同时，C点和Y点的电压相等，可以使得式（8)成立，并且不会受V raf 和温度变化的影响。C点的PSR提高了，输出电压Vraf的PSR也将提高。
[0055] PMl~ΡΜ3的尺寸相等，Rl和R2相等，因此输出电压仍可用式（5)来表示。通过 式（5)对温度T求导，并使之在下等于0,可以得到：
[0056]
(9)
[0057] 其中1；代表室温（27°C )。在室温条件下，VT的一阶温度系数约为0. 087mV/K，VEB2 的一阶温度系数约为_1.5mV/K，由式（9)可以得出在室温条件下，Vraf取得零温度系数的条 件是：
[0058]
U0)
[0059] 图6为图5所示电路的小信号分析原理图，由基尔霍夫定律可以列出以下方程 组：
[0060]
(11)
[0061]其中札=!?2，1^1=1?1||(1/^)，1^=1? 2||(1/^+1?3)^为91和 92的跨导值，由 于两者的基极和集电极连接成二极管的形式，并且流过二者的电流相等，因此跨导值也相 等。OPl的开环增益为A1, 0P2的开环增益为A2。gnil~gni4为PMl~PM4的跨导，并且由于 PMl~PM3的尺寸相等，有gml= gm2= gm3，rdsl~r ds4为PMl~PM4的小信号等效漏源电阻， 由于OPl和0P2的负反馈作用，使得PMl~PM3的漏源电压相等，于是有r dsl= r ds2= r ds3。
[0062] 首先通过方程组（11)的前三个式子，求出Y点和运放输出端PSR表达式：
[0063] (12)
[0064] :(13)
[0065] 由于三极管的跨导值较大，并由式（10)可以看出，有札>> (R3+l/gniQ)条件成立， 从而得到R U+R3。为了减小沟道长度调制效应，将PMl~PM3的栅的长度都设计为较 大值，使得rdsl>>Ru，rdsl>>R L2, 。同时，第一运算放大器OPl的开环增益也
设计为较大值，确保式（12) (13)的分母中，Algnil (Ru-Ru)占较大的比例，从而将式（12) (13) 化简为：
[0066] ^ ?4)
[0067] (15)
[0068] 从式（14)可以看出，OPl的开环增益A1越大，Y点的电源抑制能力就越强。从式 (15)可以看出，PMl和PM2的跨导值和栅的长度越大，OPl的输出电压随电源波动的 能力就越强，即（Vdd-V1)的值就越稳定，PMl~PM3的栅源电压就越稳定。从而，电源波动对 PMl~PM3的电流影响就越小。
[0069] 将式（14)和（15)重新代入方程组（11)的后三个方程，可以求得输出电压Vraf的 PSR表达式为：
[0070]
Π?)
[0071] 将第二运算放大器0Ρ2的开环增益Α2设计得较大，可以得到A2gni4r dsirds4> > rdsi+rds4+R4。于是式（16)可变为：
[0072]
(17)
[0073] 从式（17)可以看出，图5所示电路的基准电压获得PSR最优值的条件是OPl和 0P2的开环增益AJP A 2越大越好。同时，由于PMl~PM3的尺寸相等，如果A挪A 2的取值 越大，X、Y、C三点的电压就越接近相等，gml~gm3和r dsl~r &3就越接近相等，输出电压的 PSR就越接近（17)式的结果。同时PMl~PM3的栅长都取较大值，保证这三者的小信号漏 源电阻rdsl远大于R4，使（17)式越小。
[0074] 下面结合仿真波形来说明本实施例带隙基准电路的效果，电路仿真模型为 0. 18 μπι标准CMOS工艺库。仿真条件为：电源电压Vdd= IV，室温下输出电压Vraf约为 400. 3mV，OPl和0P2的开环增益相等，约为115dB。仿真主要对图5和图2所示电路进行对 比，图5所示电路除了 0P2和PM4,其他的元件和图2所示电路的元件对应相同。图7为在 室温条件下PSR和频率的关系曲线，虚线为图2所示电路的PSR曲线，实线为图5所示电路 的PSR曲线。从图7可以看出，由于采用了第二个反馈环路，图5所示电路比图2所示电路 的低频PSR提高了约64dB。
[0075] 图8为图5所示电路的PSR和Vraf以及温度之间的关系曲线。从图8中（a)可以 看出，通过改变图5中R 4的大小，使V 从0. 2到0. 5V变化，低频PSR均优于-112dB。图 8中（b)是在Vraf= 0. 4V的条件下，改变温度得到的低频PSR曲线。在-50°C到IKTC的温 度范围内，低频PSR均优于-109dB。对比图8和图4,可以看出，图5所示电路的PSR受V raf 和温度的影响要远小于图2所示电路。
[0076] 图9为图5所示电路的Vraf与电源电压V DD之间的关系，可以看出图5所示电路最 低可工作于约〇. 8V。图10为图5所示电路的Vraf与温度之间的关系，在-50°C到IKTC的 温度范围内，V raf变化约为llppm/°C。图9表明，图5所示电路可以工作在IV以下电压，并 且具备较低的温度系数。
[0077] 综上，本实施例的低压带隙基准电路具有所需电源电压低，PSR高，PSR受输出电 压和温度的影响小，输出电压温度系数低等优点。基于0.18 μπι CMOS工艺的仿真结果表 明，在-50°C到110°C范围内，基准电压的直流电源抑制比均在109dB以上，基准电路电压 温度系数为llppm/°C，所需最低电源电压为0. 8V左右。同时本发明电路原理并不限于 0. 18 μ mCMOS工艺，在其他CMOS工艺尺寸下亦可以使用。
[0078] 至此，已经结合附图对本发明实施例进行了详细描述。依据以上描述，本领域技术 人员应当对本发明带隙基准电路有了清楚的认识。
[0079] 需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术 领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并 不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简 单地更改或替换。
[0080] 综上所述，本发明通过两个内部负反馈环路，可以提高输出电压的电源抑制比，并 且不影响基准电压的温度特性，从而实现了一种能在低电源电压下工作（可低至0.8V)的 带隙基准电路，具有较好的应用前景。
[0081] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
【主权项】
1. 一种带隙基准电路，其特征在于，包括：第一负反馈环路和第二负反馈环路； 所述第一负反馈环路包括： 第一 PNP三极管（Ql)，其基极和集电极接地；发射极连接至节点X，并通过第一电阻 (Rl)接地； 第二PNP三极管（Q2)，其基极和集电极接地，发射极通过第三电阻（R3)连接至节点Y ; 第一 PMOS管（PMl)、第二PMOS管（PM2)和第三PMOS管（PM3)，三者的源极连接至电源 电压（Vdd);漏极分别连接至节点X、节点Y和节点C ; 第一运算放大器（OPl)，其反相输入端连接至节点X ;同相输入端连接至节点Y，并通过 第二电阻（R2)连接至地；输出端连接至第一 PMOS管（PMl)、第二PMOS管（PM2)、第三PMOS 管（PM3)的栅极； 所述第二负反馈环路包括： 第二运算放大器（0P2)，其反相输入端连接至节点C，同相输入端连接至节点Y ; 第四PMOS管（PM4)，其栅极连接至第二运算放大器（0P2)的输出端，漏极连接至节点 C，源极连接至作为基准电压（〇的输出端，并通过第四电阻（R4)连接至地。2. 根据权利要求1所述的带隙基准电路，其特征在于，所述第一电阻（R1)和第二电阻 (R2)的阻值相等；第一 PMOS管（PMl)、第二PMOS管（PM2)和第三PMOS管（PM3)的尺寸相 等。3. 根据权利要求2所述的带隙基准电路，其特征在于，第一 PMOS管（PMl)、第二PMOS 管（PM2)和第三PMOS管（PM3)的栅的长度满足使：Rli= R1II(l/gnQ) Rl2= R2II(l/gnQ+R3) 其中，rdsl为第一 PMOS管（PMl)的小信号等效漏源电阻，R p RjPR 3分别为第一电阻 (R1)、第二电阻（R2)和第三电阻（R3)的阻值，Sbiq为第一 PNP三极管（Ql)和第二PNP三极 管（Q2)的跨导值。4. 根据权利要求1所述的带隙基准电路，其特征在于，第一运算放大器（OPl)和第二运 算放大器（0P2)的开环增益相等。
【专利摘要】本发明提供了一种带隙基准电路。该带隙基准电路包括：第一负反馈环路和第二负反馈环路。其中，第一负反馈环路包括：第一PNP三极管；其发射极连接至节点X；第二PNP三极管，其发射极连接至节点Y；第一、第二和第三PMOS管，三者的漏极分别连接至节点X、节点Y和节点C；第一运算放大器，其反相输入端连接至节点X；同相输入端连接至节点Y。第二负反馈环路包括：第二运算放大器，其反相输入端连接至节点C，同相输入端连接至节点Y；第四PMOS管，其栅极连接至第二运算放大器的输出端，漏极连接至节点C，源极连接至作为基准电压的输出端。本发明具有所需电源电压低，PSR高，PSR受输出电压和温度的影响小等优点。
【IPC分类】G05F1/56
【公开号】CN105138063
【申请号】CN201510452118
【发明人】杨海钢, 黄国城, 尹韬
【申请人】中国科学院电子学研究所
【公开日】2015年12月9日
【申请日】2015年7月28日