控制数据存取请求的计算器系统、存储器控制器与方法

专利名称：控制数据存取请求的计算器系统、存储器控制器与方法
技术领域：
本发明是关于一种计算器系统，包含共享数据总线的主电路及副电路。 本发明特別是关于一种系统及方法，应用在预期数据将被主电路请求下的数据预耳又(pre-fetch),此主电路有可预测请求的型态。
技术背景图1绘示为传统集成电路芯片方块图。芯片10包括编号l~x的主电路 (master) 12及编号1 ~ y的副电路(slave) 14,经由数据总线16而互相联系。 芯片10也包括总线仲裁器(bus arbiter)18，总线仲裁器18接收从主电路 12来的总线仲裁请求，及一次允许一个主电路12控制总线16—段时间。当 主电路12得到总线16的控制权时，具控制权的主电路12可依照需求而读取 任何一个副电路14。在副电路14可能是存储器控制器的某一例子中，具控制权的主电路12 也许请求从被存储器控制器(副电路)14控制的存储器装置中读取数据。存储 器控制器(副电路)14收到数据存取请求，且检查是否被请求的数据是在存储 器控制器(副电路)14内的内部暂存器(亦称为快取(cache))之内。如果那样 的话，数据可能被送出到总线16以送给具控制权的主电路12。但是，被请 求的数据经常不是在存储器控制器的暂存器，且它因此必须从存储器中被撷 取，相关叙述请继续看图2。图2绘示为信号和数据传送的时序图，根据图1的芯片IO的操作，主电 路12从存储器控制器(副电路)14请求数据。首先，在请求周期的开始期间， 具控制权的主电路12发送一个数据存取请求20到存储器控制器(副电路)14。 通常，被请求的数据不会存在快取内。然而，与其告诉主电路12需要等待， 这会占据数据总线16直到数据准备好，副电路14传送r分裂(split)」信号 22到总线16。这实质上告诉主电路12，数据目前不在快取内，请稍后再来 读取。
在传送分裂信号以后，当总线被释放给其它的主电路做数据请求时，存 储器控制器(副电路H4从存储器读数据(数据0)。在存储器控制器(副电路)14撷取这数据之后，会直接传送「非分裂(un-split)」信号24给总线仲 裁器1S,表明数据在现在是可即刻存取的。在下个请求周期，控制中的主电 路12对同样数据发送出第二请求。因为数据在稍后会是可获得的，其回应于 第一请求而被撷取，副电路14送出数据(数据0)于总线16给主电路12。其 它数据请求亦会重复这个过程。显然从这传统的数据撷取系统的例子， 一般需要至少二个请求周期以撷 取一个数据段。在产业上，需要使数据存取请求数量与分裂/非分裂的信号传 输数量减少到最小，以更加高效率地运用总线16的频宽。使系统减少等待数 据从存储器被擷取出的时间，有可能为所有主电路提供更大的总线控制权， 从而允许芯片以更加快速的速度来操作。发明内容本发明提供一种控制数据存取请求的系统和方法。当装置根据一个可预 测型态来请求数据时，在预期数据被可预测请求的主电路所请求下，数据可 能被预取且储存在特别的暂存器。当可预测请求的装置请求这预取的数据， 便可立刻从特別存储器位置存取这数据。依照本发明的较佳实施例所述，计算器系统包括存储器装置、可预测请 求装置和存储器控制器。可预测请求装置用以发出请求对存储器装置存取数 据，且此可预测请求装置倾向以可预测的方式发出请求。存储器控制器用以 从可预测请求装置接收数据存取请求，且对存储器装置存取被请求的数据以 响应此数据存取请求。在预期此可预测请求装置会请求随后的数据 (consequent data)存取下，存储器控制器可从存储器装置预取随后的数据。从另一观点来看，本发明还提出一种存储器控制器。存储器控制器包括 请求分析器，用以通过总线接收到数据存取请求。请求分析器还用以分析此 请求，以确定发出请求的装置的身份。存储器控制器也包括暂存器系统， 用以存放数据；以及控制器装置，用以根据发出请求的主电路的身份，控制 数据怎么被存放在暂存器系统。另外，本发明提出一种控制数据存取请求方法。在一较佳实施例中，控 制数据存取请求方法包括响应于存取第一数据区段的请求以传送第一数据
区段。方法并且包括预期第二个数据段在下一个数据存取请求会被请求时， 预取第二个数据段。基本上，传送和预取可以同时处理。为让本发明揭露的上述和其它目的、特征和优点能更明显易懂，下文特 举本发明的较佳实施例，并配合所附图式，作详细说明如下。


图1为集成电路芯片上的传统主电路/副电路结构方块图。 图2为图l传统集成电路芯片的示范信号时序图。 图3为本发明一实施例的计算器系统方块图。图4为图3的存储器控制器方块图。 图5为图4的请求分析器的方块图。 图6为图4的控制器装置的方块图。图7为图4的根据本发明第一实施例的暂存器系统的方块图。图8为图4的根据本发明第二实施例的暂存器系统的方块图。图9为图4的存储器控制器的示范信号时序图。图10为本发明一实施例的管理数据存取请求的方法流程图。[主要元件标号说明]10、32:芯片12:主电路l…X14:副电3各1... y16、42:总线18、44:总线仲裁器20、98:数据存取请22:分裂信号24:非分裂信号30:计.算器系统34:存储器36:周边装置38:主电路l…z38a:可预测请求的主电^各 40:存储器控制器
50请求分析器52控制器装置54暂存器系统60请求逻辑单元62主电路号码逻辑单元64地址逻辑单元70控制逻辑单元72分裂信号产生器74非分裂信号产生器76数据撷取器80、 86、 90、 96:开关82专用暂存器84、 94: 一般暂存器92专用暂存器l...n100、 102、 104、 106、 108:流程图的步骤具体实施方式
本发明描述适用于主电路的预取数据的系统和方法，主电路是根据一个 -陂预先决定的或可预测的顺序(sequence)而请求数据。例如，此系统和方法 可以被配置在计算器系统之内，特别是有一个共享总线的特殊集成电路(IC) 芯片或处理器。通过预取有可能在下个请求周期被请求的数据，分裂信号和 非分裂信号的数量可以被减少，且系统的共享元件(components)不会被多余 占用。就此，本发明可以减少处理时间且允许处理器更加高效率地运作。在计算器处理系统中，数据总线、存储器控制器、和外部的存储器是共 同的资源，由处理器和一定数量的主电路和周边装置所分享。因此，将每一 总线使用者对这些共同资源的运用最佳化是有利的。在某些情况下，某些主 电路在存储器的可预测地址请求数据，或从连续的存储器位置读数据。视频 显示(video display)控制器(譬如LCD控制器)以可预测方式来驱动视频显示 器(譬如LCD显示器)。在连续的扫描操作下，LCD显示控制器逐一地送出像 素数据到LCD显示器，从上向下。因为LCD显示控制器连续地从画面(frame) 暂存器读像素数据，本发明利用这个可预测请求的型态来提供高效率操作。
图3绘示本发明一实施例的计算器系统方块图。根据本发明所揭露，计算器系统30包括集成电路(IC)芯片32、存储器34及至少一个周边装置36。 存储器34可以包括只读存储器(ROM)并且/或者随机存取存储器(RAM)，并且 还包括动态随机存取存储器(DRAM)。存储器34是在芯片32的外部，且其存 取方式不同于芯片32内的所有高速緩存。周边装置36,例如，可以是显示 装置，譬如水平扫描屏幕(raster scan display) 、 CRT显示器、LCD显示器、 或其它适当的显示装置。在本实施例中，除了上述高速緩存以外，芯片32还包括多个主电路38， 其中至少一个主电路38是可预测请求的主电路38a。可预测请求的主电路38a 的正常运作方式如下，它根据高度可预测模式从存储器34请求数据。虽然只 有一个可预测请求的主电路38a显示于图3,值得注意的是，芯片32可以包 括任何数量的可预测请求的主电路38a。芯片32也包括至少一个副电路，如图3所示的存储器控制器40。虽然 实施例里只有一个副电路，值得注意的是，芯片32可以包括任何数量的副电 路。主电路38和存储器控制器40通过数据总线42彼此互相连接。芯片32 还包括总线仲裁器44,总线仲裁器44从主电路38收到总线请求，并一次允 许一个主电路38在一时间内控制总线42。当主电路38得到总线42的控制 权时，获控制权的主电路38可以依照需要存取任一副电路，譬如存储器控制 器40。在图3的实施例中，周边装置36还可以是视频显示器，并且可预测请求 的主电路38a较好是控制视频显示的视频显示控制器。典型地，视频显示控 制器以高度可预测方式从存储器撷取视频数据，并且以固定串流(constant stream)提供视频数据给视频显示器。通常，视频数据被存放在存储器的某一 区块(称为画面暂存器)，其可能被配置或被存放在存储器34的某一部分。视 频画面中的各个像素被撷取的扫描型态顺序通常一致于像素数据被存放在存 储器34的地址上的顺序。图4绘示存储器控制器方块图。在本实施例中，图4是更详述图3的计 算器系统的存储器控制器40，存储器控制器40在这里包括请求分析器50、 控制器装置52和暂存器系统54。 一般说来，存储器控制器40操作如下。请 求分析器50通过总线42收到其中一个主电路38的请求，以在存储器34存 取数据。为响应数据存取请求，请求分析器50处理请求信号以确定提出请求 的主电路38的身份，并确定在存储器34的被请求数据的地址。主电路的身 份可以是根据请求的主电路号码而决定。请求分析器50送出关于请求的主电 路身份的信息和被请求的数据地址到控制器装置52。控制器装置52确定被 请求的数据是否已经在暂存器系统54内。如果不是，控制器装置52送出r分 裂J信号给总线42。然后，根据本发明的内容，控制器装置52从存储器34撷取被请求的数 据，并根据主电路38的身份放置数据在暂存器系统54之内。控制器装置52 发送一个信号到暂存器系统54,以控制数据被存放在暂存器系统54的位置。 如果请求的主电路38是可预测请求的主电路38a,则数据被存放在暂存器系 统54的一个特别区段内。否则，数据被存放在暂存器系统54的一般暂存器 空间内。在成功地存放被请求的数据在暂存器系统54以后，控制器装置52 可以依选择发送「非分裂」信号给总线仲裁器44,以告知被请求的数据现在 是可获得的。当主电路38第二次请求数据时，在暂存器系统54的数据通常 将是可获得的。如果它是可获得的，控制器装置52指示暂存器系统54送出 被请求的数据到总线42。另夕卜，存储器控制器40能将可预测请求的主电路38a接下来可能会请求 的数据先预取，且放置预取数据在暂存器系统54的特别区段内。就此，如果 预取数据在下一个请求被请求，那么控制器装置52指示暂存器系统54立刻 送出被请求的数据到总线42，因此控制器装置52可不必传送分裂信号，因 为数据已经是可获得的。控制器装置52能预测可预测请求的主电路38a下一 次所请求的数据。当预测是正确的，就不必传送分裂信号、非分裂信号及第 二次数据存取请求，因此不需另外的等待时间即可以存取数据。此外，如果 在此特别暂存器里面的数据量低于在某一临界值，控制器装置52可以开始预 取运作，不需要实际收到从可预测请求的主电路38a所发出的读取请求。这 可保证此特别暂存器可以预先为未来请求充分填满。当可预测请求的主电路38a (譬如视频显示控制器)请求连续储存数据的 第一数据区段(譬如视频画面数据)，存储器控制器40可分析这个请求来预期 连续性请求，并从这个初始请求开始「预取」的操作。当请求分析器50确定 请求的主电路身份是可预测请求的主电路38a,存储器控制器40预取下个期 望数据的部分。如果下个请求地址符合期望的地址，存储器控制器40可立刻 响应暂存器系统54里面的数据。因为画面暂存器的读取是连续的，在暂存器
系统54命中比率(暂存器系统54内含有效数据的比率)是非常高的。视频显 示控制器可能发生的唯一误失是，它跳跃到另外的地址，即当它到达画面暂 存器的末端，并再度开始于另一画面的开头，此另一画面是位在一个不同的 存储器位置上。本实施例的细节以及存储器控制器40的请求分析器50、控 制器装置52和暂存器系统54的运作阐述于图5到图8。图5绘示图4的请求分析器的方块图。在本实施例.中，请求分析器50包 括请求逻辑单元60、主电路号码逻辑单元62和地址逻辑单元64。请求逻辑 单元60通过总线42收到数据存取请求，并将此请求分解成主电路号码部分 和地址部分。请求逻辑单元60发出主电路号码部分到主电路号码逻辑单元 62,并发出地址部分到地址逻辑单元64。主电路号码逻辑单元62处理此请求的主电路号码部分来确定发出请求 的主电路38的身份。主电路号码逻辑单元62也可存放主电路38的名单，主 电路38的名单可以被分类成r可预测请求的主电路」，譬如，视频显示控制 器、直接存储器存取(画A)控制器等。从可预测请求的主电路这张名单，主电 路号码逻辑单元62提供一个身份信号给控制器装置52和暂存器系统54。身 份信号表明主电路是否为可预测请求的主电路，也可以从一群可预测请求的 主电路辨认出哪一个主电路。当可预测请求的主电路被辨认出，身份信号也 表明在暂存器系统54内的哪个特定专用暂存器，如同下所述，应该被运用来 存放数据，亦即可预测请求的主电路38a所要的撷取数据和预取数据。如果 被辨认出的主电路不是在可预测地请求的主电路名单中，那么主电路号码逻 辑单元62指示暂存器系统54存放数据在暂存器系统54的一般暂存器内，如 同下所述。地址逻辑单元64处理从请求逻辑单元60送出请求的地址部分，用来确 定是否被请求数据的地址对应于已存放在暂存器系统54的数据的地址。地址 逻辑单元64可以保留目前在暂存器系统54的更新地址名单，或者，从暂存 器系统54内直接存取这信息并比较请求的地址与暂存器的数据的地址。图6绘示图4的控制器装置52的方块图。在本实施例中，控制器装置 52包括控制逻辑单元70、分裂信号产生器72、可选择性使用的非分裂信 号产生器74和数据撷取器76。如果对于存储器控制器40的操作不是必要的， 非分裂信号产生器74可以从电路中省去。控制逻辑单元70接收从主电路号 码逻辑单元62送出的主电路号码相关信息和从请求分析器50内的地址逻辑 单元64送出的请求地址讯。当地址信息表明请求的数据不是在暂存器系统54时，控制逻辑单元70指示分裂信号产生器72产生分裂信号，并送出这分 裂信号到总线42。此时，控制逻辑单元70指示数据撷取器76从存储器34 撷取请求的数据。当数据撷取器76从存储器34撷取数据，控制逻辑单元70 传送这数据到暂存器系统54中的预定位置。如果主电路号码逻辑单元62对 控制逻辑单元70表明主电路是可预测请求的主电路38a,控制逻辑单元70 指示暂存器系统54 (使用第一指示信号)将数据存放在专门给可预测请求的主 电路38a使用的特定暂存器内。如果主电路不是可预测请求的主电路，控制 逻辑单元70则指示暂存器系统54 (使用第一指示信号)在一般暂存器存放数 据。 一旦请求数据存放在暂存器系统54内，控制逻辑单元70指示非分裂信 号产生器74(若存在的话)产生非分裂信号，并发出非分裂信号到总线仲裁器 44。控制逻辑单元70并且发出第二指示信号，以表明数据存放在特定暂存器 或一般暂存器中。当请求的主电路是可预测请求的主电路38a，控制逻辑单元70指示数据 撷取器76预取数据给暂存器系统54的特定暂存器。当随后请求的地址与在 暂存器系统54的数据地址匹配时，例如，预取的结果，控制逻辑单元70指 示暂存器系统54送出请求的数据到总线42。在本实施例中，从存储器34被 撷取和被转移到暂存器系统54的数据段大小，如图说明为32个位。虽然这 段大小在实施例为较佳的，值得注意的是，其它的实施例可以依需要选用任 何适当的大小。图7绘示图4的第一实施例的暂存器系统54的方块图。在本实施例中， 暂存器系统54包括第一开关80、专用暂存器82、 一般暂存器84和第二开关 86。专用暂存器82和一般暂存器84可以是高速緩存，具有先进先出(FIFO) 结构且不一定是大容量。例如，专用暂存器82的大小可以取决于由可预测请 求的主电路38a控制的一个视频显示装置或其它周边装置的大小。此大小也 可以取决于连接到周边装置的数据范围，数据需要多快速等。因为预取的数 据被存放在专用暂存器82，专用暂存器82的大小应该是足够大到可以避免 完全取尽。例如专用暂存器82可以用以存放32或64项(entry),各项是32 位。第一和第二开关80和86可以由任何电子或逻辑元件的适当类型或组合来配置，只要能提供下列描述的切换功能即可。或者，第一和第二开关80和 86可以由任一种适当的开关配置，只要能提供下面描述的切换功能即可。第一开关80的操作方法可以与解多工器(demultiplexer)运作一致，且第二开 关86的操作方法与可以多工器(multiplexer)的运作一致。来自控制器装置 52的控制逻辑单元70的第一指示信号可以控制第一开关80,以选择所撷取 的数据将被存放于专用暂存器82或一般暂存器84之一。如果第一指示信号 表明请求的主电路是可预测请求的主电路38a，那么数据被存放在专用暂存 器82。如果第一指示信号表明请求的主电路不是可预测请求的主电路，那么 数据被存方丈在一般暂存器84。当数据将被送出到总线42,第二开关86从控 制逻辑单元70接受第二指示信号。并且，这个指示信号表明哪一个暂存器的 数据将#支取用。当可预测请求的主电路38a请求存放在专用暂存器82的数据， 第二开关86允许专用暂存器82所存放的数据被送出到总线42。但是，如果 其它主电路38正做出请求，且请求的数据已经被存放在暂存器系统54时， 则第二开关86允许一般暂存器84的数据被送出到总线42。
专用暂存器82是给根据可预测型态而请求数据的主电路专用的。控制器 装置52可以预测这主电路下一个请求的数据，然后在实际请求之前「预取J 数据。根据一个早先请求，可以预测存储器内的下一个数据区段，这样一来， 数据在被请求之前可以存好。所以当收到此数据的请求，存储器控制器40可 立刻反应想要的数据。就此，将不需要二个数据要求，且分裂和非分裂信号 的产生也不需要，因为一旦被请求时，预取的数据可以立即地被提供。
可预测请求的主电路之外的其它主电路可使用一般暂存器84。 一般暂存 器84根据典型的操作储存数据，且数据存取可能需要使用二个请求和分裂与 非分裂的信号。这暂存器是与专用暂存器82平行使用的，可以存放由典型的 存储器控制器40所处理的额定数据量。通过以平行方式配置暂存器，如果其 它主电路取得总线控制权，而期望的预取数据被存放在专用暂存器82时，在 可预测请求的主电路再取得总线控制权后，预取的数据仍然可以被撷取，而 不会错失预取的数据。
图8绘示图4的暂存器系统54的方块图的第二实施例。在本实施例中， 暂存器系统54包括第一开关90、 n个专用暂存器92、 一般暂存器94和第二 开关96。第一和第二开关90和96可以由任何电子或逻辑元件的适当类型或 组合来配置，以提供下列描述的切换功能。此外，第一和第二开关90和96 可以由任一种适当的开关配置，以提供下面描述的切换功能。第一开关90可
以操作方法与解多工器运作一致，且第二开关96可以操作方法与多工器的运 作一致。来自控制器装置52的控制逻辑单元70的指示信号可以控制第一开关90 选择所撷取的数据存放于专用暂存器92或一般暂存器94。如果选择信号表明请求的主电路是一群可预测请求的主电路的当中一个，那么数据被存放在 n个专用暂存器92的当中一个。预先选定的关联信息可以被存储在控制器装 置52，以使得某一个可预测请求主电路与某一专用暂存器92互相关联。如 果选择信号表明请求的主电路不是可预测请求的主电路38a，那么数据被存 放在一般暂存器94。当数据将被发出到总线42时，第二开关96从控制器装 置52的控制逻辑单元70接受指示信号。并且，这个指示信号表明从哪个暂 存器取出数据。当可预测请求的主电路38a请求^f皮存^:在它对应的专用暂存 器92的数据时，则第二开关96允许数据立刻被送到总线42,不需要有第二 个请求。如果是预测请求的主电路之外的其它主电路正在做请求，并且被请 求的数据已经被存放在暂存器系统54,那么第二开关96允许数据从一般暂 存器94被送出到总线42。值得注意的是，专用暂存器92可以架构为地址特别配置至一或多主电路 的累积(cumulative)暂存器。或者，专用暂存器92和一般暂存器94也可以 架构为单一累积暂存器，其有很多部分以任一想要的方式被配置。在这些选 择性实施例里，根据数据大小要求或其它参数，累积暂存器的某些百分比可 以被分配给特定的主电路。未特别分配给特定主电路的暂存器的其它部分可 以被利用来作为剩下的主电路的一般储存。除了开关外，暂存器系统54可以 架构为累积暂存器的部分可以被任何适当的其它存取装置存取。本发明的存储器控制器40可以实施成硬件、软件、固件或其组合。在揭 露的实施例中，任一请求逻辑单元60、主电路号码逻辑单元62、地址逻辑单 元64和控制逻辑单元70的至少一部分可实施成软件或固件，其存放在存储 器中并且由适当的指令执行系统所执行。另外，这些逻辑单元可能实施成具 适当元件组合的硬件，比如为，具有逻辑门(gate)来实施逻辑功能的离散逻 辑电路、专用集成电路(appl ication specific integrated circuit, ASIC) 等。当计算器系统30包括超过一个主电路以可预测的方式请求数据时，可以 运用图8的实施例。例如，计算器系统30可以包括视频显示控制器(第一可预测请求的主电路)、直接存储器存取控制器(第二可预测请求的主电路)等等。现在将解释运用图4实施例的存储器控制器40,或在本发明范围内的其 它适当实施例的图3的计算器系统30操作方法的例子。图9绘示应用本发明的计算器系统30内的信号时序图。根据主电路对数 据的请求，当期望数据被预取，副电路可立刻响应于所请求的数据。即使数 据正被送出到总线的期间，副电路可能是在执行预取下一个期望存储器的数 据的操作。在这个例子，被标记"数据l"的数据在先前的请求周期内预取， 并存放在专用暂存器82或92。如果数据在下个请求被请求，数据可立刻从 总线读出，且可从存储器读取下个期望的数据区段。这个过程可能一直继续， 直到可预测请求的主电路跳到不被期望的地址。这可能发生于，例如当水平 扫描装置到达画面的右下角像素和跳到存储器的一个新区块，其存放的下一 画面从画面的左上角像素开始。虽然这个新区块不容易地被预测，地址逻辑 单元64可以额外包括外加的预测算法结合控制器装置52,来尝试预测对应 下一画面的数据新区块。此期望的数据被存放在专用的暂存器，当在暂存器 系统54的后续请求没命中，如果需要时，这期望的数据可以被收回。图IO是用来处理数据请求的示范方法流程图。在本实施例，流程图由接 收到数据的请求开始，如图示的步骤100。此请求可能由任一个装置发出， 譬如连接到总线接口的主电路。在步骤102,分析请求来确认发出请求的装 置的身份。例如，主电路号码可以从请求被提取出，来确定主电路的身份。 在步骤104,从存储器装置读出请求的数据。在步骤106，决定请求的装置是否以可预测的方法请求数据。如果不是， 则不对这个装置做预取。然而，如果在步骤106内判定做出请求的装置以可 预测的型态请求数据，则流程图进行步骤108。在步骤108，随后的数据从存 储器装置被预取。经由预取数据给以预测方法请求的装置，在预期数据将被 立即需要时，数据可以预先提早被读。存储器控制器40的操作方法，譬如图10的方法，可以包括处理软件的 任一适当架构、功能、并且/或者各式各样实施例的操作。就此，各个功能可 能是程序(code)的模块、段或部分，包括一或多可执行指示来执行指定的逻 辑功能。请注意，在其它实施例中，此功能发生的可能不同于所指定的顺序 (order)，或可同时执行。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定 者为准。
权利要求
1.一种控制数据存取请求的计算器系统，包括请求装置，用以发出数据存取请求，从存储器装置读取数据；以及存储器控制器，在预期收到来自该请求装置的该数据存取请求下，从该存储器装置预取数据。
2. 根据权利要求1所述的计算器系统，其中该请求装置以可预测模式发 出该数据存取请求。
3. 根据权利要求2所述的计算器系统，其中该存储器控制器还确认发出 该数据存取请求的该请求装置的身份。
4. 根据权利要求l所述的计算器系统，其中该存储器控制器还将从该存 储器装置所预取的该数据^渚存到专用空间。
5. 根据权利要求1所述的计算器系统，其中该存储器控制器还包括 请求分析器，用以分析该请求装置所发出的该数据存取请求； 暂存器系统，用以储存数据；以及控制器装置，用以控制存在于该暂存器系统内的数据位置。
6. 根据权利要求5所述的计算器系统，其中该控制器装置响应该数据存 取请求而将从该存储器装置预取的该数据储存到该暂存器系统内的专用空间。 .
7. —种控制数据存取请求的存储器控制器，包括请求分析器，用以接收数据存取请求，及分析该数据存取请求来确定发 出该数据存取请求的装置的身份；以及控制器装置，响应于该数据存取请求而从存储器装置撷取数据，及从该 存储器装置预取随后的数据。
8. 根据权利要求7所述的存储器控制器，其中该请求分析器还决定该装置是否有在可预测模式下发出该数据存取请求的倾向。
9. 根据权利要求8所述的存储器控制器，其中响应于该数据存取请求已 确定是被具有可预测倾向的该装置发出，该控制器装置还用以预取随后的数 据。
10. 根据权利要求7所迷的存储器控制器，还包括暂存器系统来储存数据。
11. 根据权利要求IO所述的存储器控制器，其中响应于该数据存取请求 已确定是被具有可预测倾向的该装置发出，该暂存器系统包括专用暂存器。
12. 根据权利要求8所述的存储器控制器，其中该请求分析器包括 请求逻辑单元，用以从该数据存取请求提取身份信息及位置信息； 确认逻辑单元，用以确认发出该数据存取请求的该装置的身份；以及 地址逻辑单元，用以根据该地址信息决定该请求的数据是否位于该暂存器系统内。
13. 根据权利要求12所述的存储器控制器，其中该地址逻辑单元决定该 请求的数据是否被预取储存在该暂存器系统中，及该确认逻辑单元决定该数 据存取请求是否被具有可预测倾向的该装置发出。.
14.根据权利要求7所述的存储器控制器，其中该控制器装置包括 控制逻辑单元，用以控制该暂存器系统的数据储存；以及 数据擷取器，用以从该存储器装置撷取数据。
15. 根据权利要求14所述的存储器控制器，其中在具有可预测倾向的该 装置请求该预取数据之前，该数据撷取器还用以从该存储器装置预取数据。
16. —种控制数据存取请求方法，该控制数据存取请求方法包括下列步骤传送第一数据区段，响应于请求该第一数据区段的第一数据存取请求；以及预期在收到该第一数据段存取请求后的第二数据存取请求会请求第二数 据区段时，预取该第二数据区段。
17. 根据权利要求16所述的控制数据存取请求方法，其中传送该第一数 据区段及预提取该第二数据区段在时间上至少部分重迭。
18. 根据权利要求16所述的控制数据存取请求方法，还包括在该第二数 据区段第 一次被请求时传送该第二数据区段。
19. 根据权利要求18所述的控制数据存取请求方法，其中该第一数据区 段及该第二数据区段在连续请求周期内被传送。
20. 根据权利要求16所述的控制数据存取请求方法，其中传送该第一数 据区段的该步骤还包括接收该第一数据存取请求，分析该第一数据存取请 求以辨认发出该第 一数据存取请求的该装置的身份，并且从存储器装置读出 该第 一数据区段及第二数据区段。
全文摘要
本发明所揭露的系统和方法适用于处理不同主电路的数据存取请求。在一实施例中，存储器控制器包括请求分析器，用以经由数据总线接收数据存取请求。请求分析器还分析请求，来确定发出请求的主电路的身份。存储器控制器也包括暂存器系统，用以储存数据；以及控制器装置，用以控制数据如何被存进暂存器系统。控制器装置根据发出请求的主电路的身份，以控制数据储存于暂存器系统内。一般来说，存储器控制器的运作为，响应于请求来传送第一数据区段，及预期第二数据区段将在下一个数据存取请求时段被请求而预取第二数据区段。
文档编号G06F13/16GK101131681SQ200710112218
公开日2008年2月27日 申请日期2007年6月21日 优先权日2006年7月18日
发明者冯汉忠 申请人:威盛电子股份有限公司