存储器的存取方法、存储控制电路和存储系统的制作方法

专利名称：存储器的存取方法、存储控制电路和存储系统的制作方法
技术领域：
本发明涉及动态随机存取存储器的存取方法，以及使用该存取方 法来控制随机存取存储器的存储控制电路。本发明还涉及包括存储器 和存储控制电路的存储系统。
背景技术：
在常规图像处理电路中，构成帧的输入图像数据被临时存储在缓 冲存储器中，然后从该缓冲存储器读取、处理和输出。
为此，动态随机存取存储器(DRAM)由于其低成本通常被用作 缓冲存储器。
DRAM需要被周期j地刷新以便维持存储在DRAM的存储单元中
的数据。然而，对存储单元的其中之一进行存取具有等同于对所访问 的单元和具有同一行地址的单元进行刷新的效果。
日本专利特开2003-68072 (专利文献1)描述了一种用于存取 DRAM的技术。就是说，通过增加行地址来执行读/写。当行地址超过 最大行地址时，增加列地址并且将行地址初始化至零，以便地址在帧 周期期间被循环多次。因此DRAM的刷新循环变得不必要。

发明内容
要解决的问题
然而，当操作温度较高时，维持数据所需的刷新周期可能变得短 于帧周期。在专利文献1描述的技术中，当图像数据的尺寸很大并且 行地址在每一个帧周期内两次或更多次达到最大行地址时，该行地址中的每一个在每一个帧周期内被存取两次或更多次。然而，当图像数 据的尺寸很小并且行地址在每一个帧周期期间仅达到最大行地址一次 时，行地址中的一些在每一个帧周期期间仅被存取一次。具有在每一 个帧周期期间仅被存取一次的行地址的单元不能通过仅对于写入/读取 数据的存取来维持数据。所述单元需要在帧周期期间的刷新操作。
此外，在专利文献1描述的技术中，由于利用同步动态随机存取
存储器(SDRAM)的突发(burst)存取能力不适合于增加操作频率。 就是说，通过利用突发存取能力，其中通过仅提供连续地址中的第一 个来对位于连续列地址的多个存储单元进行连续存取，SDRAM能够在 高频下操作。然而，在专利文献1中描述的存储器存取技术中，通过 增加行地址来位于同一列地址的多个存储单元进行连续存取。仅在行 地址达到最大行地址之后增加列地址。结果是，不能利用SDRAM的 突发存取能力。
为了解决上述问题，本发明的示例性目的是提供存储器存取方法， 该存储器存取方法使动态随机存取存储器的刷新操作不必要，同时能 够增加操作频率。本发明的另一示例性目的是提供应用使刷新操作不 必要的存储器存取方法的存储控制电路和存储系统。
解决所述问题的方式
为了解决上述问题，根据本发明的各种示例性实施例提供一种对 在地址空间中布置有存储单元的动态随机存取存储器的存取方法。该 方法包括通过沿列地址的方向布置块(block)的两个或更多个完全 列和块的可选不完全列，来在地址空间内设置用于存储由指定数量的 字(word)组成的数据的存取区域；以及通过对布置在块的列的每一 个中的块进行连续存取，来对块的两个或更多个完全列和块的可选不 完全列进行连续存取，以在存储器中写入和存储数据或者读取先前存 储在存储器中的数据。块的每一个包括位于同一行地址和指定数量的 连续列地址处的多个存储单元，块的完全列的每一个包括布置在行地址的指定范围中的全部中的第一数量的块，块的不完全列包括布置在 行地址的指定范围中的一部分中的小于所述第一数量的块，以及布置 在块的两个或更多个完全列中的块和布置在块的可选不完全列中的块 的总数正好能够存储指定数量的字。此外，该存储器是同步动态随机 存取存储器，存储单元需要在刷新周期内被刷新，并且对位于行地址 的每一个处的块的其中之一进行存取刷新位于同一行地址的块中的其 他块中包含的存储单元。 .
根据各种其他实施例，地址空间可以被划分成n组，其中n是不 小于2的整数。可以执行对存取区域的设置，以便在n组的每一个中 沿列地址的方向布置块的两个或更多个完全列和块的可选不完全列， 其中块的总数是在n组中布置的块的数量的总和。此外，对布置在块 的列的每一个中的块进行的连续存取可以包括在行地址的每一个处对 布置在n组中的块进行连续存取。
根据各种其他实施例，行地址的指定范围可以小于地址空间的行 地址的范围。
根据其他各种实施例，对存取区域的设置可以包括，当数据的字 的指定数量改变时，改变行地址的指定范围，而不改变块的每一个的 连续列地址的指定数量。
根据其他各种实施例，数据可以构成在长于刷新周期的帧周期内 提供的运动图像的连续帧的其中之一，以及在帧周期期间可以对块的 两个或更多个完全列和块的可选不完全列连续存取一次。
为了解决上述问题，根据本发明的各种示例性实施例提供一种对 在被划分为n组的地址空间中布置有存储单元的动态随机存取存储器 的存取方法，其中n是不小于2的整数。该方法包括通过在n组的 每一个中沿列地址的方向布置不小于2的所需数量的块的完全列和块可选不完全列，来在地址空间中设置用于存储由指定数量的字组成的 数据的存取区域；以及通过对布置在块的列的每一个中的块进行连续 存取，来对块的所需数量的完全列和块的可选不完全列进行连续存取， 以在存储器中写入和存储数据或者读取先前存储在存储器中的数据。 行地址的指定范围通过以下步骤设置，i)将存储指定数量的字所需的 块的总数除以n和块的完全列的所需数量以获得商，以及(ii)设置行 地址的指定范围以便行地址的指定范围包括等于所述商的整数部分的 多个行地址。对布置在块的列的每一个中的块进行的连续存取包括在 行地址的每一个处对布置在n组中的块进行连续存取。该存储器是同 步动态随机存取存储器，存储单元需要在刷新周期内被刷新，并且对 位于组的每一个中的行地址的每一个处的块的其中之一进行存取刷新 位于同一组中的同一行地址处的其他块中包含的存储单元。
为了解决上述问题，根据本发明的各种示例性实施例提供一种存 储控制电路，用于控制在地址空间中布置有存储单元的动态随机存取 存储器。该电路包括存取区域设置单元和存取控制单元，该存取区域 设置单元通过沿列地址的方向布置块的两个或更多个完全列和块的可 选不完全列，来在地址空间内设置用于存储由指定数量的字组成的数 据的存取区域，以及该存取控制单元向存储器提供地址信号和存取控 制信号，以便通过对布置在块的列的每一个中的块进行连续存取来对 块的两个或更多个完全列和块的可选不完全列进行连续存取，以在存 储器中写入和存储数据或者读取先前存储在存储器中的数据。
根据各种其他实施例，存储器的地址空间可以被划分成n组，其 中n是不小于2的整数，以及存取区域设置单元可以设置存取区域， 以便在n组的每一个中沿列地址的方向布置块的两个或更多个完全列 和块的可选不完全列，其中块的总数是布置在n组中的块的数量的总 和。存取控制单元可以向存储器提供地址信号和存取控制信号，以便 对布置在块的列的每一个中的块进行的连续存取包括在行地址的每一 个处对布置在n组中的的块进行连续存取。根据各种其他实施例，存取区域设置单元可以包括行地址范围设 置单元，该行地址范围设置单元根据数据的字的指定数量来设置行地 址的指定范围，而不改变块的每一个的连续列地址的指定数量。此外， 行地址范围设置单元可以接收表示字的指定数量的数据尺寸信号。
根据各种其他实施例，数据可以构成在长于刷新周期的帧周期内 提供的运动图像的连续帧的其中之一，以及存取控制单元可以提供地 址信号和存取控制信号，以便块的两个或更多个完全列和块的可选不 完全列在帧周期内被存取一次。
为了解决上述问题，根据本发明的各种示例性实施例提供一种存 储控制电路，用于控制在被划分成n组的地址空间中布置有存储单元 的动态随机存取存储器，其中n是不小于2的整数。该电路包括存取 区域设置单元和存取控制单元，该存取区域设置单元通过在n组的每 一个中沿列地址的方向布置不小于2的所需数量的块的完全列和块的 可选不完全列，来在地址空间中设置用于存储由指定数量的字组成的 数据的存取区域，以及该存取控制单元向存储器提供地址信号和存取 控制信号，以便通过对布置在块的列的每一个中的块进行连续存取来 对块的所需数量的完全列和块的可选不完全列进行连续存取，以在存 储器中写入和存储数据或者读取先前存储在存储器中的数据。存取区 域设置单元通过下述步骤来设置行地址的指定范围，i)将存储指定数 量的字所需的块的总数除以n和块的完全列的所需数量以获得商，以 及(ii)设置行地址的指定范围，以便行地址的指定范围包括等于所述 商的整数部分的多个行地址。存取控制单元向存储器提供地址信号和 存取控制信号，以便对布置在块的列的每一个中的块进行的所述连续 存取包括在行地址的每一个处对布置在n组中的块进行连续存取。该 存储器是同步动态随机存取存储器，存储单元需要在刷新周期内被刷 新，以及对位于组的每一个中的行地址的每一个处的块的其中之一进 行存取刷新位于同一组中的同一行地址处的其他块中包含的存储单兀。
为了解决上述问题，根据本发明的各种示例性实施例提供一种存 储系统，该存储系统包括在地址空间中布置有存储单元的同步动态 随机存取存储器；输入端，该输入端在帧周期内接收构成运动图像的 连续帧的其中之一的数据；以及存储控制电路，用于控制该同步动态
随机存取存储器。该存储控制电路包括存取区域设置单元和存取控制 单元，该存取区域设置单元通过沿列地址的方向布置块的两个或更多 个完全列和块的可选不完全列，来在地址空间中设置用于存储由指定 数量的字组成的数据的存取区域，以及该存取控制单元向存储器提供 地址信号和存取控制信号，以便通过对布置在块的列的每一个中的块 进行连续存取，使得块的两个或更多个完全列和块的可选不完全列在 帧周期期间被连续存取一次，以在存储器中写入和存储数据或者读取 先前存储在存储器中的数据。
为了解决上述问题，根据本发明的各种示例性实施例提供一种存 储系统，该存储系统包括在被划分成n组的地址空间中布置有存储 单元的同步动态随机存取存储器，其中n是不小于2的整数；输入端， 该输入端在帧周期内接收构成运动图像的连续帧的其中之一的数据； 以及存储控制电路，用于控制同步动态随机存取存储器。该存储控制 电路包括存取区域设置单元和存取控制单元，该存取区域设置单元通 过在n组的每一个中沿列地址的方向布置不小于2的所需数量的块的
完全列和块的可选不完全列，来在地址空间中设置用于存储由指定数 量的字组成的数据的存取区域，以及该存取控制单元向存储器提供地 址信号和存取控制信号，以便通过对布置在块的列的每一个中的块进 行连续存取，使得块的所需数量的完全列和块的可选不完全列在帧周 期内被连续存取一次，以在存储器中写入和存储数据或者读取先前存 储在存储器中的数据。
发明的效果本发明的各种示例性实施例使动态随机存取存储器的刷新操作不 必要，同时能够增加操作频率。


图1是示出了示例性半导体电路的框图2是示出了示例性SDRAM控制电路的结构的示意图3是示出了在SDRAM内的存取区域的示例性设置的示意图； 图4是示出了示例性计数寄存器的内部结构的示意图； 图5是解释第一计数寄存器的示例性升值计数(coimting-up)操 作的示意图6是示出了在SDRAM内的存取区域的另一示例性设置的示意
图7是示出了示例性SDRAM控制电路的功能结构的示意图； 图8是示出了 SDRAM内的存取区域的又一示例性设置的示意图。
参考附图标记 1半导体电路
2 第一图像处理电路
3 SDRAM控制电路
31 控制器
31a第一信号线
31b第二信号线
31c第三信号线
311 最大行地址计算单元
312地址计数器单元
3121第一计数寄存器
3122第二计数寄存器
3123 参考寄存器
313命令发生器单元
32 写FIFO33 读FIFO
341存取区域设置单元
342存取控制单元
4 SDRAM
41 第一组
42 第二组
5 第二图像处理电路
具体实施例方式
现在将解释本发明的示例性实施例。
图1是示例性半导体电路的框图。
图1所示的示例性半导体电路1包括第一图像处理电路2、SDRAM (同步动态随机存取存储器)控制电路3、 SDRAM 4和第二图像处理 电路5。 SDRAM 4被用作帧存储器。半导体电路1可以被构造为在单 一半导体衬底上集成所有这些块的单一半导体集成电路。半导体电路1 还可以采用SDRAM 4和集成了除SDRAM 4外的所有块的独立半导体 集成电路来构造。
第一图像处理电路2执行诸如从外部器件输入的图像数据的色彩 转换处理的处理，并将所处理的图像数据输出到SDRAM控制电路3。
SDRAM控制电路3执行对通过在SDRAM 4中的第一图像处理电 路2处理的图像数据进行存储的控制。
SDRAM4存储构成运动图像的连续帧的其中之一的图像数据。在 每一个帧周期中，在先前帧周期期间存储的图像数据从SDRAM 4读 取，而当前帧的图像数据在SDRAM控制电路3的控制下被存储在 SDRAM中。第二图像处理电路5将从外部器件输入的图像数据与从SDRAM4 读取的图像数据进行比较，并执行诸如轮廓增强的图像处理。然后， 在到外部器件的处理之后第二图像处理电路5输出表示图像的图像数 据(输出数据)。
图2是示出了示例性SDRAM控制电路3的结构的示意图。图2 所示的示例性SDRAM控制电路3包括控制器31、写FIFO (先入先出 存储器)32、和读FIFO 33。控制器31包括最大行地址计算单元311、 地址计数单元312和命令发生器单元313。图2还示出了通过示例性 SDRAM控制电路3控制的SDRAM 4。因而，图2还示出了包括SDRAM 4和SDRAM控制电路3的示例性存储系统。
在实际操作中，如上所解释的，在同一帧周期期间，在SDRAM 控制电路3的控制下，连续执行读取存储在SDRAM4中的先前帧的图 像数据和将当前帧的图像数据存储在SDRAM4中。然而，在下面的段 落中，将假设仅执行图像数据的写入来对SDRAM控制电路3的功能 进行解释。
图3是示出了在SDRAM内的存取区域的示例性设置的示意图。 图3所示的示例性SDRAM 4具有通过在垂直方向的行地址和在水平方 向的列地址限定的地址空间。在图3所示的示例性SDRAM4中，地址 空间被物理地划分为第一组41和第二组42。每一个组被逻辑地划分为 四个区域，每一个区域包括64个连续的列地址，即，第一区域包括列 地址0 — 63 ，第二区域包括列地址64—127，第三区域包括列地址128 —191，以及第四区域包括列地址192—255。
图3示出了通过在被划分为两组的地址空间内布置编号从B0 — B158的159个块，来设置用于存储每一个帧的图像数据的存取区域的 状态。行地址和列地址的范围限定每一个块。就是说，每一个块包括位于同一行地址和指定数量的连续列地址的多个存储单元。具体地说， 在图2所示的示例中，每一个块包括位于在行地址和所划分区域的其
中之一的64个连续列地址的存储单元。
就是说，块的每一个包括能存储64个字的数据的许多个存储单 元。换句话说，每一个块包括"在每一个字中的位数"X64个存储单 元。每一个帧的图像数据包括正好能够利用159个块来存储的多个字。 对块的每一个给出的数字0—158表示用于存储图像数据的存取 SDRAM4的次序，所述图像数据被划分为各包括64个字的159个块。
例如，帧的图像数据的第一64个字被写入块B0，该块BO位于第 一组41的第一区域内的行地址0。图像数据的下一 64个字被写入块 Bl，该块Bl位于第二组42的第一区域内的行地址0。图像数据的再 下一 64个字被写入块B2，该块B2位于第一组41的第一区域内的行 地址l。图像数据的又一 64个字被写入块B3，该块B3位于第二组42 的第一区域内的行地址1。
以这种方式，图像数据被连续写入被布置在第一区域中的块中， 同时以从位于最低行地址的块到位于较高行地址的块的次序交替改变 组。当完成在块B41中的写入时，下一64个字被写入块B42，其中所 述块B41位于第二组内的行地址20，并且所述块B42位于第一组41 的第二区域内。然后，图像数据以相同方式进一步被连续写入被布置 在第一组和第二组的第二区域中的块中。
如上所解释的，多个块被布置在两个组中，每一个块由行地址和 64个列地址限定，并且每一个包括64个字的图像数据被连续写入多个 块中。将参照图2和图3对写图像数据的方式进行进一步解释。注意， 在SDRAM4中需要具有预定周期的刷新操作，然而，在组中的行地址
的块的写入或者读取和对在同一组中具有相同行地址的存储单元进行 刷新具有相同效果。在图2所示的示例性SDRAM控制电路3中的控制器31具有第一 信号线31a、第二信号线31b、和第三信号线31c。表示帧的图像数据 的尺寸的信号"帧尺寸"被输入到第一信号线31a，所述信号"帧尺寸" 通过未在图中示出的电路产生。表示开始读取图像数据的信号"读开 始"，被输入到第二信号线31b。表示开始写入图像信号的信号"写开 始"被输入到第三信号线31c。
输入到第一信号线31a的信号被输入到最大行地址计算单元311， 其根据输入信号计算最大行地址。最大行地址限定其中设置存取区域 的行地址的指定范围。图3示出了其中将行地址20设置为最大行地址 并且行将地址0 — 20的范围设置为其中设置存取区域的行地址的指定 范围的示例。这里，最大行地址20小于SDRAM4的最大物理行地址。 换句话说，行地址0 — 20的指定范围小于由图3中的矩形41或42来 表示的地址空间的行地址的范围。
在每一个组的第一到第三区域的每一个中提供块的完全列，其中 将块布置在行地址的指定范围的全部中。另外，在每一个组的第四区 域提供块的不完全列，其中将块仅布置在行地址的指定范围的一部分 中。
根据以上解释的示例性存储器存取方法，在组的每一个中沿列地 址的方向布置块的两个或更多个完全列。另外，除了块的该两个或更 多个完全列外，也可以在组的每一个中布置块的不完全列。例如，在 图3所示的示例中，在第一组41和第二组42的每一个中布置了块的 三个完全列和块的不完全列。
在示例性存储器存取方法中，沿列地址的方向布置块的两个或更 多个完全列，以设置存取区域。因此，可以省去施加在SDRAM4上的 刷新操作。就是说，当对被划分为各具有64个字的多个块的图像数据进行写入时，布置在块的完全列中的块被连续存取。而且，通过对布 置在块的完全列的每一个中的块进行连续存取，来连续存取块的两个 或更多个完全列。
结果是，即使在最糟的情况中，在指定范围内的行地址的每一个 以短于帧周期的间隔被存取。因此，即使所需的刷新周期短于帧周期， 在不执行刷新操作的条件下，也能维持存储在存取区域的存储单元中 的数据。
首先，通过增加行地址将图像数据连续存储在每一个组的第一区 域中的块中。例如，在位于第二组42的第一区域中的最大行地址20
的块B41中存储数据之后，数据的下一部分被存储在位于第一组41的 第二区域中的行地址0的块B42中，然后，存储在位于在第二组42的 第二区域中的行地址0处的块B43中。
将图像数据存储在块B42中具有与对包括在块B0中的存储单元 进行刷新相同的效果，其中在该块BO中己存储同一帧的图像数据。将 图像数据存储在块B42中还具有与对包括在第三区域中的块B84和在 第四区域中的块B126中的存储单元进行刷新相同的效果，其中在该块 B84和B126中存储了先前帧的图像数据。同样，将图像数据存储在块 B43中具有与对包括在块Bl中的存储单元、和包括在第三区域的块 B85中以及在第四区域中的块B127中的存储单元进行刷新相同的效 果，其中在该块B1中已存储同一帧的图像数据，在该块B85和B127 中存储了先前帧的图像数据。
假设将图像数据存储在块BO到B158中需要等于帧周期的周期。 然后，如图3所示，当块的四列被布置在每一个组中时，从将图像数 据存储在块的第一列中的第一块BO中到将图像数据存储在块的下一列 中的第一块B42中的间隔是约1/4帧周期。从将图像数据存储在块B1 中到将图像数据存储在块B43中的间隔相同。块B0禾BB1以该间隔被有效刷新。在以下解释中，该间隔被标示为"间隔A"。
类似地，将图像数据存储在块B44到B83中与以相同间隔A对包 括在块B2到B41中的每一个、块B86到B125中的每一个、以及块 B128到B158中的每一个中的存储单元进行刷新具有相同效果。将图 像数据存储在被布置在第三区域的块的完全列中的块B84到B125中与 以相同间隔A对包括在块B0到B83中的每一个、和块B128到B158 中的每一个中的存储单元进行刷新具有相同效果。
此外，将图像数据存储在被布置在第四区域的块的不完全列中的 块B126到B158中与以相同间隔A对包括在块B0到B32中的每一个、 块B42到B74中的每一个、以及块B84到B116中的每一个中的存储 单元进行刷新具有相同效果。
对于在第一组的第一区域中的块B34到B40、第二区域中的块B76 到B82，或者第三区域中的块B118到B124来说，在第四区域的块的 不完全列中不存在具有相同行地址的对应块。因此，当将图像数据存 储在被布置在第四区域中的块的不完全列中时，在第一组的第一到第 三区域中布置的这些块中包含的存储单元不被刷新。
当图像数据在下一帧周期期间被写入到布置在第一区域中的同一 行地址的块中时，在第四区域中未布置块的行地址被下次存取。因此， 假设在构成存取区域的全部块中存储图像数据需要一帧周期，通过以 最大为约2/4=1/2帧周期的周期对相同行地址进行存取，来对在块的不 完全列中未布置块的行地址处的块中包含的存储单元进行刷新。
该周期仍短于帧周期。因此，即使用于维持数据所需的刷新周期 变得短于帧周期，如果所需的刷新周期是在与帧周期可比的范围内， 则也不需要执行刷新操作。对于在第二组的第一区域中的块B33到 B41、在第二区域中的块B75到B83，和第三区域中的块Bl 17到B125来说，这种情况是相同的。就是说，即使在最差的情况中，通过以帧 周期的约1/2的周期对同一行地址的存取，来刷新包括在这些块中的存 储单元。因此，不需要刷新操作。
表示在最大行地址计算单元311中计算的最大行地址的信号被发
送到地址计数单元312和命令发生器单元313。输入到第二信号线31b 的表示开始读取图像数据以及向第二图像处理单元5发送读数据的信 号"读开始"被发送到地址计数单元312、命令发生器单元313、和读 FIFO 33。输入到第三信号线31c的表示开始写入从第一图像处理电路 2输入的图像数据的信号"写开始"被发送到地址计数单元312、命令 发生器单元313、和写FIFO 32。
例如，如在日本专利特开11-133917中描述的，在此通过引用合 并其全部内容，通过各个FIFO写入和读取数据使得DRAM能够用作 帧存储器。
未在图2中示出的表示帧的开始的垂直同步信号、和时钟信号， 也被输入到地址计数单元312。未在图2中示出的计数寄存器被提供在 地址计数单元312中，所述计数寄存器对时钟信号的数量计数。地址 计数单元312根据计数寄存器的计数值生成地址信号，并将所生成的 地址信号发送给SDRAM 4。
参照计数寄存器的计数值，命令发生器单元313生成诸如组激活、 写和读命令信号的存取命令信号，并将所生成的存取命令信号发送给 SDRAM 4。 SDRAM4参照与地址信号同时接收的存取命令信号，确定 从地址计数单元312接收的地址信号是否表示组地址、行地址或列地 址。因此，由地址信号和存取命令信号指定的地址被存取。
图4是示出了示例性计数寄存器的内部结构的示意图。图4的上 部示出了提供在地址计数单元312中的第一计数寄存器3121，以及对输入到地址计数单元312的时钟信号计数的第二计数寄存器3122。图 4的下部示出了这两个计数寄存器的计数值如何组合以生成SDRAM 4 的组地址、行地址、和列地址。
当地址计数单元312接收未在图2中示出的垂直同步信号，以及 检测帧的开始，第一计数寄存器3121和第二计数寄存器3122被重设 为零。之后，当"写开始"信号被接收时，第二计数寄存器3122开始 对时钟信号计数。第二计数寄存器3122的计数值的低6位表示列地址 的低6位(0到63)。同时，第一计数寄存器3121的2位计数值表示 列地址的高2位。列地址的高2位在0到3之间变化，并且表示第一 区域到第四区域。
高于低6位的第二计数寄存器的计数值的下一位表示组。第二计 数寄存器的计数值的其余高X位表示行地址。
图5是解释第一计数寄存器的示例性升值计数操作的示意图。如 图5所示，除了第一计数寄存器3121和第二计数寄存器3122夕卜，地 址计数器312包括存储参考值的参考值寄存器3123。参考值寄存器的 低6位存储值"111111"，而其下一高位存储"1"。参考值寄存器的 更高位存储值"xxx0010100"，其表示通过最大行地址计算单元311 计算的最大行地址20。
地址计数器312将第二计数寄存器3122的计数值和存储在参考值 寄存器3123中的参考值连续进行比较。当这些值匹配时，地址计数器 将第一计数寄存器3121的2位计数值增加1 ，并将第二计数寄存器3122 的计数值重设为零。
再参照图2，当外部信号"写开始"被输入时，图像数据通过写 FIFO 32被写入SDRAM 4。为了将数据写入SDRAM 4，地址计数单元 312生成地址信号并将所生成的地址信号发送给SDRAM 4。因此，构成帧的图像数据在帧周期期间被写入图3所示的159个块中。
实际上，在每一个块内的列地址中仅第一个被从地址计数单元
312提供给SDRAM 4。通过利用SDRAM 4的突发存取能力，在每一 个块内的后续列地址被连续存取。因而，存储系统的操作频率可以得 以增加。虽然如此，第二计数寄存器3122继续对时钟信号进行计数， 同时对在块内的后续列地址进行存取，以便生成下一块的地址。
如上所解释的，通过最大行地址计算单元311计算的最大行地址 被存储在参考寄存器3123的高位中。地址计数单元312和命令发生器 单元313生成地址信号和存取命令信号，并且将所生成的地址信号和 存取命令信号发送到SDRAM 4。因此，构成帧的图像数据被存储在 SDRAM4的地址空间内设置的存取区域中。
实际上，如上所解释的，在同一帧周期内执行对构成先前帧的图 像数据的读取和对构成当前帧的图像数据的写入。因此，在如上所解 释的情况，即仅执行写的情况，以更高的频率对在行地址的指定范围 内的行地址执行存取。
然而，在从第一组41中的特定数量的块以及从在第二组42中的 相应块读取之后的读/写序列内，可以应用相同块被再次存取以在其中 写数据，以便使写FIF0 32和读FIF0 33的所需存储容量最小。例如， 在存取特定数量的块以读取构成在先前帧内的行的图像数据之后，相 同块被再次存取以写入构成在当前帧内的相应行的图像数据。在这种 情况中，对行地址进行连续存取之间的最大间隔与如上所解释的情况 大致相同。
为了在每一个帧周期期间执行图像数据的读和写，实际上，提供 各个第一计数寄存器3121、第二计数寄存器3122、参考寄存器3123、 以及比较器用来在地址计数单元312中生成读地址和写地址。如上所解释的，示例性SDRAM控制电路3利用SDRAM 4的特 征，所述特征对位于组中的行地址的块进行存取提供与对在同一块中 和在相同组中具有相同行地址的其他块中包含的存储单元进行刷新相 同的效果。因此，通过对存取区域进行存取来进行写和/或读数据能够 维持所存储的数据，而不需要执行刷新操作。
就是说，根据要存储的图像数据的字的数量，来确定其中设置存 取区域的行地址的指定范围。在组的每一个中沿列地址的方向布置块 的两个或更多个完全列，其中块被布置在全部指定范围的行地址中。 结果是，通过在存取区域中写数据或从存取区域中读数据，在指定范 围内的行地址的每一个以短于帧周期的间隔被存取。
更具体地说，在图3所示的示例中，通过在组的每一个中布置块 的三个完全列和块的不完全列来设置存取区域。在这种情况中，当需 要一帧周期来写入或读取构成帧的图像数据时，包括在块的不完全列 中的块的每一个行地址以大约1/4帧周期的间隔被存取。因此，在这些 行地址的块中的存储单元以约1/4的帧周期间隔被有效地刷新。即使在 最糟的情况中，对没有包括在块的不完全列中的块的每一个行地址的 存取的间隔约是1/2帧周期。因而，在这些行地址的块中的存储单元以 短于约1/2帧周期的间隔被有效刷新。
实际上，需要准备周期来对在不同行中的SDRAM 4的存储单元 进行存取。因此，如果图像数据被写入在同一组的块中，同时增加行 地址，则在连续存取之间需要等待，并且需要较长的总周期来存储全 部数据。因此，示例性SDRAM控制电路3将块布置在两组中，并且 通过对在不同组中布置的块进行交替存取来写入数据。
就是说，在将一部分数据写入在第一组41中的特定行地址的块中 之后，将下一部分数据写入在第二组42中的同一行地址的块中。在将数据写入在第二组42的特定行地址的块中时，从该特定行地址以行地 址的顺序的高一位的行地址被激活从而对在第一组中的块进行存取不 需要等待。在从SDRAM4读数据时也应用相同顺序。
为了无等待地对在不同组中的块进行交替存取，在对在组的其中
之一中的块进行存取时，命令发生器单元313生成组激活命令，并将 所生成的命令发送给SDRAM4。同时，地址计数单元312生成指定下 一个将被存取的块的地址信号，并将所生成的地址信号发送给SDRAM 4。地址计数单元312根据第二计数寄存器3122的计数值生成地址信 号。然而，由于计数寄存器的计数值对应于现在正在进行存取的块内 的地址，因此需要调整地址。
例如，在日本专利特开2000-315386中公开了对被划分为多组的 SDRAM的存取，其全部内容通过引用合并于此。优选使用具有被划分 为多组的地址空间的SDRAM，从而在连续存取之间不需要等待。因此， 读或存储数据的总周期能够被縮短。然而，对于本发明来说，使用具 有被划分为多组的地址空间的SDRAM不是必需的。
图6是示出了在SDRAM内存取区域的另一示例性设置的示意图。 图6示出了在两组的每一个中布置块的两个完全列和块的不完全列的 示例。在每一个块内的列地址的数量是64，其与图3所示的情况相同。 存储构成帧的图像数据所需的块的数量是159 (块0到158)，而行地 址的指定范围被设置为0到38。就是说，最大行地址被设置为38。
行地址的指定范围被设置为使得在两组的每一个中布置块的两个 完全列。具体地说，存储构成帧的图像数据所需的块数量(159)除以 组的数量(2)，并再除以将要布置在每一个组中的块的完全列的数量 (2)。最大行地址可以被设置为商的整数部分(39)减去1。在0到 最大行地址之间的行地址可以被设置为行地址的指定范围，所述行地 址包括等于商(39)的多个行地址。行地址的指定范围可以从在地址空间内的不同行地址设置以使得 行地址的指定范围包括等于最大行地址加1 (即，所述商的整数部分) 的多个行地址。
在图6所示的示例性块中，在第三区域中布置块的不完全列。然 而，布置在块的不完全列中的块的数量远小于布置在块的完全列中的 块的数量。因此，当需要一个帧周期来对全部存取区域进行存取时， 对在行地址的指定范围内的每一个行地址进行存取的间隔大约是二分 之一帧周期，所述行地址的指定范围包括未布置在块的不完全列中的 块的行地址。因此，不需要刷新操作。
当块的不完全列包括布置在行地址的几乎全部指定范围中的块 时，对未布置在块的不完全列中的块的行地址进行存取的最大间隔约
是2/3帧周期。存取间隔仍短于帧周期。因此，当刷新周期比帧周期短 且与帧周期可比时不需要刷新操作。
'在图6所示的示例性块结构中，行地址的指定范围被设置为0到 最大行地址，其是在块的完全列的每一个中的块的数量减l。在这种情
况中，最大行地址可以通过以下步骤设置i)将存储构成帧的数据所 需的块的总数量除以组的数量，以及除以将要布置在所述每一个组中 的块的完全列的数量；以及ii)将商的整数部分减去1。结果是，可以 使对在行地址的指定范围内的行地址的每一个进行存取的最大间隔短 于帧周期。
如果刷新周期远短于帧周期，可以设置例如如图3所示的存取区 域。就是说，将要布置在每一个组中的块的完全列的数量增加，并且 行地址的指定范围相应縮小。
根据各种示例性实施例，根据在将要存储的数据中包含的字的数量、组的数量和要布置在所述每一个组中的块的完全列的数量，可以 计算最大行地址。在参考寄存器3123的高位中存储所计算的最大行地 址可以设置存取区域。可以在外部计算最大行地址，并将其输入到参
考寄存器3123。因此，在控制器31中不提供最大行地址计算单元311 的情况下，也能够设置存取区域。
如图2所示，根据示例性实施例的控制器31可以包括三个物理单 元，即最大行地址计算单元311、地址计数单元312和命令发生器单元 313。如上所解释的，控制器31生成适合于诸如图3和6所示的存取 区域的结构的地址信号和存取命令信号，并将所生成的地址信号和存 取命令信号发送给SDRAM4。换句话说，控制器31设置SDRAM4的 存取区域，并生成和发送适合于在SDRAM4中设置的存取区域的地址 信号和存取命令信号。
因此，如图7所示，可以认为控制器31包括两个功能单元，即存 取区域设置单元341和存取控制单元342，所述存取区域设置单元341 设置在SDRAM 4的地址空间中的存取区域，所述存取控制单元342生 成地址信号和存取命令信号。就是说，图7是示出了示例性SDRAM控 制电路3的功能结构的示意图。根据示例性实施例，如图4所示的第 一和第二计数寄存器3121和3122的地址和计数值之间的对应，和在 参考寄存器3123中存储的最大行地址设置存取区域。
具体地，用于表示列地址的低位的第二计数寄存器3122的低位的 数量确定在块内的列地址的数量。用于表示组地址的第二计数寄存器 3122的位的数量确定块的列被布置在其中的组的数量。通过最大行地 址计算单元311计算的并存储在参考寄存器3123中的最大行地址确定 在块被布置在其中的行地址的指定范围。最后，在要存储的数据中包 含的字的数量和在块内的列地址的数量、组的数量、以及行地址的指 定范围之间的关系确定布置在每一个组中的块的完全列的数量和布置 在块的不完全列内的块的数量。因此，在图2所示的三个单元311到313中，地址计数单元312 和最大行地址计算单元311可以被认为组成存取区域设置单元341。另 一方面，地址计数单元312和命令发生器单元313可以被认为组成存 取控制单元342。 —
图8是示出了在SDRAM内的存取区域的又一示例性设置的示意图。
在图8所示的示例性实施例中，在构成帧的数据中的字的数量大 于图3和图6中所示的示例性实施例中的字的数量。当在要存储在存 储器中的数据中的字的数量改变时，优选通过改变块的布置来设置存 取区域，而不需要改变能够存储在块中的字的数量，或在块内的列地 址的数量。就是说，优选根据存储数据所需的块的数量的改变来改变 行地址的指定范围。
实际上，图8示出了其中当在每一个块中的列地址的数量是64时 需要164个块来存储构成帧的图像数据的示例性实施例，所述列地址 的数目与图3和6中所示的实施例中的相同。为了在两个组的每一个 中布置块的至少两个完全列，将最大行地址设置为40,或者将行地址 的范围设置为0到40。就是说，与图6所示的示例性实施例相同，将 块的所需数量(164)除以组的数量(2)和将要布置在每一个组中的 块的完全列的数量(2)。将商的整数部分(41)减去1设置为最大行 地址。
在图8所示的示例性实施例中，块的两个完全列并且没有块的不 完全列被布置在组的每一个中。在该示例性实施例中，存取的间隔与 在图6中所示的示例性实施例的间隔基本相同。就是说，当需要帧周 期对全部存取区域存取时，对在行地址的指定范围内的每一个行地址 的存取间隔约是1/2帧周期。结果是，不需要刷新操作。此外，在图8所示的示例性实施例中，即使改变要存储在SDRAM
中的数据的字的数量，在每一个块中的列地址的数量也不改变。因此，
仅改变存储在参考寄存器3123的高位中的表示最大行地址的值使得能 够使用相同控制器31。
至此，已经参照特定示例对根.据本发明的示例性存储器存取方法、 示例性存储控制电路和示例性存储系统进行了详细解释。然而，显然， 本发明不限于以上所述的特定示例。本发明可以接受在本发明的精神 内的各种改进和修改。
权利要求
1. 一种对在地址空间中布置有存储单元的动态随机存取存储器的存取方法，该方法包括通过沿列地址的方向布置块的两个或更多个完全列，以及块的可选不完全列，来在所述地址空间内设置用于存储由指定数量的字组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述指定范围中的一部分中的小于所述第一数量的所述块；以及布置在块的所述两个或更多个完全列中的所述块和布置在块的所述可选不完全列中的所述块的总数正好能够存储所述指定数量的字；以及通过对布置在块的所述列的每一个中的所述块进行连续存取，来对块的所述两个或更多个完全列和块的所述可选不完全列进行连续存取，以在所述存储器中写入和存储数据或者读取先前存储在所述存储器中的数据，其中所述存储器是同步动态随机存取存储器，所述存储单元需要在刷新周期内被刷新，以及对位于所述行地址的每一个处的所述块的其中之一进行存取刷新位于同一行地址的所述块中的其他块中所包含的所述存储单元。
2.根据权利要求l所述的方法，其中 所述地址空间被划分成n组，其中n是不小于2的整数； 执行对所述存取区域的所述设置，以使得在所述n组的每一个中 沿列地址的方向布置块的所述两个或更多个完全列和块的所述可选不 完全列，其中所述块的总数是布置在所述n组中的所述块的数量的总 和；以及对布置在块的所述列的每一个中的所述块进行的连续存取包括在 所述行地址的每一个处对布置在所述n组中的所述块进行连续存取。
3. 根据权利要求1或2所述的方法，其中行地址的所述指定范围 小于所述地址空间的行地址的范围。
4. 根据权利要求1或2所述的方法，其中对所述存取区域的所述设置包括当所述数据的字的所述指定数量改变时，改变行地址的所述指定范围，而不改变所述块的每一个的连续列地址的所述指定数量。
5. 根据权利要求1或2所述的方法，其中所述数据构成在长于所述刷新周期的帧周期内提供的运动图像的连续帧的其中之一；以及在所述帧周期内，对块的所述两个或更多个完全列和块的所述可 选不完全列连续存取一次。
6. —种对在被划分为n组的地址空间中布置有存储单元的动态随 机存取存储器的存取方法，其中n是不小于2的整数，所述方法包括通过在所述n组的每一个中沿列地址的方向布置不小于2的所需 数量的块的完全列以及块的可选不完全列，来在所述地址空间内设置 用于存储由指定数量的字组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处 的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部 中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述 指定范围中的一部分中的小于所述第一数量的所述块；以及行地址的所述指定范围通过以下步骤设置，i)将存储所述指定数 量的字所需的所述块的总数除以n和块的所述完全列的所需数量以获 得商，以及(ii)设置行地址的所述指定范围以便行地址的所述指定范 围包括等于所述商的整数部分的多个行地址；以及通过对布置在块的所述列的每一个中的所述块进行连续存取，来 对块的所述所需数量的完全列和块的所述可选不完全列进行连续存 取，以在所述存储器中写入和存储数据或者读取先前存储在所述存储 器中的数据，其中对布置在块的所述列的每一个中的所述块进行的所述连续存取包 括在所述行地址的每一个处对布置在n组中的所述块进行连续存取； 以及所述存储器是同步动态随机存取存储器，所述存储单元需要在刷 新周期内被刷新，以及对位于所述组的每一个中的所述行地址的每一 个处的所述块的其中之一进行存取刷新位于同一组中的同一行地址处 的所述块中的其他块中所包含的所述存储单元。
7. 根据权利要求6所述的方法，其中所述数据构成在长于所述刷新周期的帧周期内提供的运动图像的 连续帧的其中之一；以及在所述帧周期内对块的所述所需数量的完全列和块的所述可选不 完全列连续存取一次。
8. —种存储控制电路，用于控制在地址空间中布置有存储单元的动态随机存取存储器，所述电路包括存取区域设置单元，所述存取区域设置单元通过沿列地址的方向 布置块的两个或更多个完全列以及块的可选不完全列，来在所述地址 空间内设置用于存储由指定数量的字组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处 的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部 中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述 指定范围中的一部分中的小于所述第一数量的块；以及布置在块的所述两个或更多个完全列中的所述块和布置在块的所述可选不完全列中的所述块的总数正好能够存储所述指定数量的字；以及存取控制单元，所述存取控制单元向所述存储器提供地址信号和 存取控制信号，以便通过对布置在块的所述列的每一个中的所述块进 行连续存取来对块的所述两个或更多个完全列和块的所述可选不完全 列进行连续存取，以在所述存储器中写入和存储数据或者读取先前存 储在所述存储器中的数据，其中所述存储器是同步动态随机存取存储器，所述存储单元需要在刷 新周期内被刷新，以及对位于所述行地址的每一个处的所述块的其中 之一进行存取刷新位于同一行地址处的所述块中的其他块中所包含的 所述存储单元。 —
9. 根据权利要求8所述的电路，其中所述存储器的所述地址空间被划分成n组，其中n是不小于2的整数；所述存取区域设置单元设置所述存取区域，以使得在所述n组的 每一个中沿列地址的方向布置块的所述两个或更多个完全列和块的所 述可选不完全列，其中所述块的总数是布置在所述n组中的所述块的 数量的总和；以及所述存取控制单元向所述存储器提供所述地址信号和所述存取控 制信号，以便对布置在块的所述列的每一个中的所述块进行的连续存 取包括在所述行地址的每一个处对布置在所述n组中的所述块进行连 续存取。
10. 根据权利要求8或9所述的电路，其中行地址的所述指定范 围小于所述地址空间的行地址的范围。
11. 根据权利要求8或9所述的电路，其中所述存取区域设置单元包括行地址范围设置单元，所述行地址范 围设置单元根据所述数据的字的所述指定数量来设置行地址的所述指 定范围，而不改变所述块的每一个的连续列地址的所述指定数量。
12. 根据权利要求11所述的电路，其中所述行地址范围设置单元 接收表示字的所述指定数量的数据尺寸信号。
13. 根据权利要求8或9所述的电路，其中所述数据构成在长于所述刷新周期的帧周期内提供的运动图像的 连续帧的其中之一；以及所述存取控制单元提供所述地址信号和所述存取控制信号，以便 在所述帧周期内对块的所述两个或更多个完全列和块的所述可选不完 全列连续存取一次。
14. 一种存储控制电路，所述存储控制电路用于控制在被划分成n 组的地址空间中布置有存储单元的动态随机存取存储器，其中n是不小于2的整数，所述电路包括存取区域设置单元，所述存取区域设置单元通过在所述n组的每 一个中沿列地址的方向布置不小于两个的所需数量的块的完全列以及 块的可选不完全列，来在所述地址空间内设置用于存储由指定数量的 字组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部 中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述 指定范围中的一部分中的小于所述第一数量的所述块；以及所述存取区域设置单元通过以下步骤设置行地址的所述指定范 围，i)将存储所述指定数量的字所需的块的总数除以tl和块的所述完 全列的所需数量以获得商，以及(ii)设置行地址的所述指定范围以便 行地址的所述指定范围包括等于所述商的整数部分的多个行地址；以 及存取控制单元，所述存取控制单元向所述存储器提供地址信号和 存取控制信号，以便通过对布置在块的所述列的每一个中的所述块进行连续存取，来对块的所述所需数量的完全列和块的所述可选不完全 列进行连续存取，以在所述存储器中写入和存储数据或者读取先前存 储在所述存储器中的数据，其中所述存取控制单元向所述存储器提供所述地址信号和所述存取控 制信号，以便对布置在块的所述列的每一个中的所述块进行的所述连 续存取包括在所述行地址的每一个处对布置在所述n组中的所述块进 行连续存取；以及.所述存储器是同步动态随机存取存储器，所述存储单元需要在刷 新周期内被刷新，以及对位于所述组的每一个中的所述行地址的每一 个处的所述块的其中之一进行存取刷新位于同一组中的同一行地址处 的所述块中的其他块中所包含的所述存储单元。
15. 根据权利要求14所述的电路，其中所述数据构成在长于所述刷新周期的帧周期内提供的运动图像的 连续帧的其中之一；以及所述存取控制单元提供所述地址信号和所述存取控制信号，以便 在所述帧周期内对块的所述所需数量的完全列和块的所述可选不完全 列连续存取一次。
16. —种存储系统，包括在地址空间中布置有存储单元的同步动态随机存取存储器；输入端，所述输入端在帧周期内接收构成运动图像的连续帧的其 中之一的数据；以及存储控制电路，用于控制所述同步动态随机存取存储器，所述存 储控制电路包括存取区域设置单元，所述存取区域设置单元通过沿列地址的方向 布置块的两个或更多个完全列以及块的可选不完全列，来在所述地址 空间内设置用于存储由指定数量的字组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处 的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部 中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述 指定范围中的一部分中的小于所述第一数量的所述块；以及布置在块的所述两个或更多个完全列中的所述块和布置在块的所 述可选不完全列中的所述块的总数正好能够存储所述指定数量的字； 以及存取控制单元，所述存取控制单元向所述存储器提供地址信号和 存取控制信号，以便通过对布置在块的所述列的每一个中的所述块进 行连续存取，在所述帧周期内对块的所述两个或更多个完全列和块的 所述可选不完全列连续存取一次，以在所述存储器中写入和存储数据 或者读取先前存储在所述存储器中的数据，其中所述存储单元需要在刷新周期内被刷新，以及对位于所述行地址 的每一个处的所述块的其中之一进行存取刷新位于同一行地址处的所 述块中的其他块中所包含的所述存储单元。
17. 根据权利要求16所述的存储系统，其中 所述地址空间被划分成n组，其中tl是不小于2的整数； 所述存取区域设置单元设置所述存取区域，以使得在所述n组的每一个中沿列地址的方向布置块的所述两个或更多个完全列和块的所述可选不完全列，其中所述块的总数是布置在所述n组中的块的数量 的总和；以及所述存取控制单元向所述存储器提供所述地址信号和所述存取控 制信号，以便对布置在块的所述列的每一个中的所述块进行的连续存 取包括在所述行地址的每一个处对布置在所述n组中的所述块进行连 续存取。
18. 根据权利要求16到17所述的存储系统，其中行地址的所述 指定范围小于所述地址空间的行地址的范围。
19. 根据权利要求16到17所述的存储系统，其中所述帧周期比所述刷新周期长。
20. 根据权利要求16到17所述的存储系统，其中 所述存取区域设置单元包括行地址范围设置单元，所述行地址范围设置单元根据所述数据的字的所述指定数量来设置行地址的所述指 定范围，而不改变所述块的每一个的连续列地址的所述指定数量。
21. 根据权利要求20所述的存储系统，其中所述行地址范围设置 单元接收表示字的所述指定数量的数据尺寸信号。
22. —种存储系统，包括在被划分为n组的地址空间中布置有存储单元的同步动态随机存 取存储器，其中n是不小于2的整数；输入端，所述输入端在帧周期内接收构成运动图像的连续帧的其 中之一的数据；以及存储控制电路，用于控制所述同步动态随机存取存储器，所述存 储控制电路包括存取区i^设置单元，所述存取区域设置单元通过在所述n组的每 一个中沿列地址的方向布置不小于2的所需数量的块的完全列以及块 的可选不完全列，来在所述地址空间内设置用于存储由指定数量的字 组成的数据的存取区域，其中所述块的每一个包括位于同一行地址和指定数量的连续列地址处的多个所述存储单元；块的所述完全列的每一个包括布置在行地址的指定范围中的全部 中的第一数量的所述块，块的所述不完全列包括布置在行地址的所述 指定范围中的一部分中的小于所述第一数量的所述块；以及所述存取区域设置单元通过以下步骤设置行地址的所述指定范围，i)将存储所述指定数量的字所需的所述块的总数除以n和块的所 述完全列的所需数量以获得商，以及(ii)设置行地址的所述指定范围 以便行地址的所述指定范围包括等于所述商的整数部分的多个行地址；以及存取控制单元，所述存取控制单元向所述存储器提供地址信号和 存取控制信号，以便通过对布置在块的所述列的每一个中的所述块进 行连续存取，在所述帧周期内对块的所述所需数量的完全列和块的所 述可选不完全列连续存取一次，以在所述存储器中写入和存储数据或 者读取先前存储在所述存储器中的数据，其中所述存取控制单元向所述存储器提供所述地址信号和所述存取控 制信号，以便对布置在块的所述列的每一个中的所述块进行的所述连 续存取包括在所述行地址的每一个处对布置在所述n组中的所述块进 行连续存取；以及 —所述存储单元需要在刷新周期内被刷新，以及对位于所述组的每 一个中的所述行地址的每一个处的所述块的其中之一进行存取刷新位 于同一组中的同一行地址处的所述块中的其他块中所包含的所述存储单元。
23.根据权利要求22所述的存储系统，其中所述帧周期比所述刷 新周期长。
全文摘要
本发明涉及存储器的存取方法、存储控制电路和存储系统。通过沿列地址的方向布置块的两个或更多个完全列来在动态随机存取存储器的地址空间内设置存取区域，在所述完全列中存储单元的块布置在行地址的全部指定范围内。每一个块包括位于同一行地址和指定数量的连续列地址的存储单元。布置在存取区域中的块的总数量正好能够存储待存储的数据的字的数量。通过对布置在块的列的每一个中的块进行连续存取，来对块的两个或更多个完全列进行连续存取。因此，使动态随机存取存储器的刷新操作变得不必要。
文档编号G06T1/60GK101425040SQ20081017513
公开日2009年5月6日 申请日期2008年10月30日 优先权日2007年10月30日
发明者佐藤慎祐 申请人:川崎微电子股份有限公司