本发明涉及管芯和封装件。
背景技术：
在现有技术中，存在搭载了使用加速器核心(acceleratorcore)或吞吐量核心(throughputcore)、以及cpu核心(中央处理器核心：centralprocessingunitcore)或延迟核心(latencycore)的封装件的各种计算机(参照专利文献1)。
即，在现有技术中，考虑到加速器核心或吞吐量核心、以及cpu核心或延迟核心所具有的各自的特征，制造了与各种计算机的使用目的对应的封装件。
现有技术文献
专利文献
专利文献1：日本特开2011-108140号公报。
技术实现要素：
发明要解决的课题
然而，加速器核心与cpu核心的核心数的比率根据应用程序的要求而不同，由于根据对应于主要的应用程序而被较多开发的计算机的类型所述核心数的比率各不相同，因此按计算机的每个类型来制造核心数的比率不同的管芯和封装件，所以成本高、效率低。
本发明的目的在于低成本且高效率地提供核心数的比率适合于所有类型的计算机的封装件以及构成封装件的管芯的组。
用于解决课题的方案
为了实现上述目的，本发明的一个方式的管芯和封装件，
所述管芯具有由cpu核心或延迟核心构成的第1核心、和由加速器核心或吞吐量核心构成的第2核心中的至少一方，所述管芯还具有外部接口、存储器接口、与其它管芯连接的管芯接口，
所述存储器接口包含1个以上的能够连接符合规定标准的存储器的存储器接口。
所述存储器接口包含与非电接触地进行通信的标准符合的接口。
所述存储器接口还包含与tci符合的接口。
所述存储器接口还包含与电接触地进行通信的3维层叠的下一代高速存储器符合的接口。
所述存储器接口还包含与hbm符合的接口。
所述存储器接口包含与电接触地进行通信的通用存储器、以及dimm(dualinlinememorymodule)符合的接口。
所述存储器接口还包含与ddr4符合的接口。
所述封装件包含至少1个所述管芯的组。
所述封装件还包含所述第1类管芯、以及与该第1类管芯的所述存储器接口连接的存储器。
所述第1类的存储器接口包含与非电接触地进行通信的标准符合的接口。
所述第1类的存储器接口还包含与tci符合的接口。
所述第1类的存储器接口还包含与电接触地进行通信的3维层叠的下一代高速存储器符合的接口。
所述第1类的存储器接口还包含与hbm符合的接口。
所述封装件还包含具有与电接触地进行通信的通用存储器、以及dimm(dualinlinememorymodule)符合的所述存储器接口的第2类管芯，
所述第1类管芯和所述第2类管芯通过各管芯接口相互连接。
发明效果
根据本发明能够低成本且高效率地提供适合于所有类型的计算机的管芯和封装件。
附图说明
图1是示出本发明的一个实施方式的管芯的组的结构例的图。
图2是示出图1的管芯的组中主管芯的高速存储器通信用的大型封装件的例子的图。
图3是示出主管芯的小型封装件的例子的图。
图4是示出连接了主管芯和多种类型的存储器的高速存储器通信用的大型封装件的例子的图。
图5是示出连接了主管芯和多种类型的存储器的最大结构的封装件的例子的图。
图6是示出使用gpif使相同类型的管芯相互连接的例子的图。
图7是示出使用gpif使不同类型的管芯相互连接的例子的图。
图8是示出使用gpif使数量不同的不同类型的管芯相互连接的例子的图。
图9是示出使用1个曝光掩模来制造4种类型的管芯的组的图。
具体实施方式
在本说明书的说明中，“非接触地进行通信”意味着进行通信的一个通信部与进行通信的另一个通信部相互不接触，并且不通过导电性部件(焊料、导电性粘接剂、导线等任1种以上)进行通信。此外，“接触地进行通信”意味着进行通信的一个通信部与进行通信的另一个通信部相互接触地进行通信，或者通过导电性构件(焊料、导电性粘接剂、导线等任1种以上)进行通信。此外，通信部是包含进行发送和接收的部分、仅进行发送的部分、以及仅进行接收的部分的概念。
图1是示出本发明的一个实施方式的管芯的组的结构例的图。
在图1的例子中，管芯的组构成为包含主管芯11、副管芯12、副管芯13、以及存储器接口用管芯14。
图1(a)示出了主管芯11的结构。
主管芯11具有加速器核心21、cpu核心22、gpif(通用接口：generalpurposeinterface)23、tci/mif(直通芯片接口/存储器接口：thruchipinterface/memoryinterface)24、以及hbm/mif(高带宽存储器/存储器接口：highbandwidthmemory/memoryinterface)25。
在此，加速器核心21是采用能够得到大量的运算结果的小型众核结构的核心，具有延迟(从向装置请求数据传输等起到其结果被返回为止的延迟时间)大、但高吞吐量(计算机、网络在固定时间内能够处理的数据量大)的性质。
cpu核心22是对os(操作系统：operatingsystem)的执行、网络控制·负荷调整、加速器控制·负荷分散调整等进行管理的大型核心，以低延迟进行复杂的运算处理。
另外，在图1等的附图中，分别记载于加速器核心21和cpu核心22的“64”、“2048”的数字表示加速器核心21和cpu核心22各自的核心数。
gpif23是与其它的管芯连接的通用的管芯接口。
tci/mif24是通过使用了磁场耦合的接近管芯间无线通信而与存储器非接触地进行通信的存储器接口。
在与现有的有线通信方法进行比较的情况下，tci具有以下优点：低功耗但是能够高速通信；因为是非电接触，所以不需要阻抗匹配；以及磁场耦合所需的天线能够在前工序中在晶圆内制成，不会增加后工序操作，因此对成品率没有影响。
hbm/mif25是tb/sec级的宽频带存储器接口。
另外，虽然没有图示，但在包含主管芯的各种管芯中具有串行总线(pciexpress)等的外部接口。
图1(b)示出了副管芯12的结构。
与主管芯11同样地，副管芯12具有加速器核心21、cpu核心22、gpif23、tci/mif24、以及hbm/mif25。
这样，图1(b)的副管芯12的结构要素本身与图1(a)的主管芯11相同。
但是，加速器核心21与cpu核心22的核心数的比率不同，即：在主管芯21中为2048比64，而在副管芯12中为256比256。此外，tci/mif24的个数也不同，即：在主管芯21中为4个，而在副管芯12中为2个。
图1(c)示出了副管芯13的结构。
副管芯13具有cpu核心22、gpif23、以及hbm/mif25。在副管芯13中，cpu核心22的核心数为64，不存在加速器核心21。换言之，图1(c)的副管芯13的加速器核心21与cpu核心22的核心数的比率为0比64，与图1(a)的主管芯11和图1(b)的副管芯12均不同。此外，在副管芯13中不存在tci/mif24(0个)，这一点也与主管芯11和副管芯12均不同。
图1(d)示出了存储器接口用管芯14的结构。
存储器接口用管芯14具有cpu核心22、gpif23、ddr4/mif(第四代双倍数据率同步动态随机存取存储器/存储器接口：doubledatarate4/memoryinterface)26。
ddr4/mif26是与ddr4sdram(第四代双倍数据率同步动态随机存取存储器：double-data-rate4synchronousdynamicrandomaccessmemory)符合的存储器接口，对应于存储器单体和dimm(双列直插式存储器模块：dualinlinememorymodule)两者。ddr4是由半导体集成电路构成的dram(动态随机访问存储器：dynamicrandomaccessmemory)的标准的一种。
构成管芯的组的上述4种管芯以无空隙地最大限度利用尺寸为26mm×32mm的曝光掩模60(参照图9)为目的而设计成各种管芯的尺寸不同。
并且，通过将来自上述4种类型的独立的管芯中的任意类型的任意个数的管芯与任意类型的任意个数的存储器进行连接来制成封装件。
在此，封装件是指为了抑制对管芯以及与管芯连接的存储器造成的损伤和冲击，利用陶瓷、模制树脂对管芯和与管芯连接的存储器的组进行了封装的装置。
在制成封装件后，利用金属模具将各个半导体产品从引线框进行切割、分离，并将外部引线成型为规定的形状。然后，经过必要的试验后，将产品名称等打印在半导体产品的表面上，从而半导体完成。完成后的半导体被搭载于各种计算机上。
加速器核心21与cpu核心22的合计的核心数或核心数的比率的最优值根据计算机的类型而不同。与此相对，通过将核心数、核心数的比率不同的不同类型的独立的管芯相互进行连接，或者将相同类型的管芯进行连接，从而无需单独制造与计算机的类型对应的封装件，能够提供比率或核心数适合于所有计算机的封装件。
以下，参照图2至图8，对通过连接各种管芯和各种存储器而得到的封装件的具体例进行说明。
图2是示出高速存储器通信用的大型封装件的例子的图。
图2的封装件p1构成为包含主管芯11和与主管芯11的tci/mif24连接的tcidram30。
在图2的例子中，4个作为大型存储器的tcidram30中的每一个连接于主管芯11的4个tci/mif24中的每一个。
这样，通过应用将主管芯11和tcidram30利用tci/mif24非接触地进行了连接的封装件p1，从而能够实现高速且大容量的存储器通信。
图3是示出主管芯11的小型封装件的例子的图。
图3的封装件p2构成为包含主管芯11和与主管芯11的hbm/mif25连接的hbmdram40。
在图3的例子中，2个作为小型存储器的hbmdram40中的每一个连接于主管芯11的2个hbm/mif25中的每一个。
这样，通过应用将主管芯11和hbmdram40利用hbm/mif24进行了连接的封装件p2，从而能够实现封装件的小型化和宽频带的存储器通信。
图4是示出连接了主管芯11和多种类型的存储器的高速存储器通信用的大型封装件的例子的图。
图4的封装件p3构成为包含主管芯11、与主管芯11的tci/mif24连接的tcidram30、以及与主管芯11的hbm/mif25连接的hbmdram40。
在图4的例子中，4个作为大型存储器的tcidram30中的每一个连接于主管芯11的4个tci/mif24中的每一个。此外，2个hbmdram40的每一个连接于主管芯11的2个hbm/mif25中的每一个。
这样，通过应用将主管芯11和tcidram30利用tci/mif24进行了连接、将主管芯11和hbmdram40利用hbm/mif25进行了连接的封装件p3，从而能够实现有效利用了多种类型的存储器各自的特征的、高速、大容量且宽频带的存储器通信。
图5是示出连接了主管芯11和多种类型的存储器的最大结构的封装件的例子的图。
图5的封装件p4构成为包含主管芯11、与主管芯11的tci/mif24进行了连接的tcidram30、与主管芯11的hbm/mif25进行了连接的hbmdram40、以及与主管芯11的gpif23进行了连接的存储器接口用管芯14。
此外，存储器接口用管芯14具有ddr4/mif26。ddr4/mif26在封装件p4的外部与作为存储器模块的ddr4dimm50进行连接。
在图5的例子中，4个作为大型存储器的tcidram30中的每一个连接于主管芯11的4个tci/mif24中的每一个。此外，2个hbmdram40中的每一个连接于主管芯11的2个hbm/mif25中的每一个。进而，在与主管芯11的2个gpif23中的每一个连接的存储器接口用管芯14中的每一个上，连接有多个ddr4dimm50中的每一个。
这样，通过应用将主管芯11和tcidram30利用tci/mif24进行了连接、将主管芯11和hbmdram40利用hbm/mif25进行了连接、将主管芯11、存储器接口用管芯14和ddr4dimm50利用gpif23、hbm/mif25、ddr4/mif26进行了连接的封装件p4，从而能够实现使主管芯11的存储器的容量最大化。
图6是使用gpif23使相同类型的管芯相互连接的例子的图。
在图6(a)的例子中，主管芯11-a与主管芯11-b使用gpif23-a和gpif23-b相互连接。
主管芯11-b的2个gpif23-b中的每一个连接于主管芯11-a的2个gpif23-a中的每一个。
在主管芯11-a和主管芯11-b中，cpu核心22的核心数均为64，加速器核心21的核心数均为2048。换言之，图6(a)的主管芯11-a和主管芯11-b连接后的加速器核心21与cpu核心22的核心数的比率为4096比128。
这样，通过连接主管芯11-a和主管芯11-b，能够在维持加速器核心21与cpu核心22的核心数的比率的状态下增加连接了主管芯11-a和主管芯11-b的整体的核心数。
在图6(b)的例子中，副管芯12-c与副管芯12-d利用gpif23-c和gpif23-d相互连接。
副管芯12-d的2个gpif23-d中的每一个连接于副管芯12-c的2个gpif23-c中的每一个。
在副管芯12-c和副管芯12-d中，cpu核心22的核心数和加速器核心21的核心数均为256。换言之，图6(b)的副管芯12-c和副管芯12-d连接后的加速器核心21与cpu核心22的核心数的比率为512比512。
这样，通过连接副管芯12-c和副管芯12-d，与图6(a)的情况同样地，能够在维持了加速器核心21与cpu核心22的核心数的比率的状态下增加连接了副管芯12-c和副管芯12-d的整体的核心数。
在图6(c)的例子中，副管芯13-e与副管芯13-f使用gpif23-e和gpif23-f相互连接。
副管芯13-f的2个gpif23-f中的每一个连接于副管芯13-e的2个gpif23-e中的每一个。
在副管芯13-e和副管芯13-f中，cpu核心22的核心数均为64，均不存在加速器核心。换言之，图6(c)的副管芯13-e和副管芯13-f连接后的加速器核心21与cpu核心22的核心数的比率为0比128。
这样，通过连接副管芯13-e和副管芯13-f，能够增加连接了副管芯13-e和副管芯13-f的整体的核心数。
在图6(d)的例子中，存储器接口用管芯14-g与存储器接口用管芯14-h通过gpif23-g和gpif23-h相互连接。
存储器接口用管芯14-h的2个gpif23-h中的每一个连接于存储器接口用管芯14-g的2个gpif23-g中的每一个。
在存储器接口用管芯14-g和存储器接口用管芯14-h中，cpu核心22的核心数均为16，均不存在加速器核心。换言之，图6(d)的存储器接口用管芯14-g和存储器接口用管芯14-h连接后的加速器核心21与cpu核心22的核心数的比率为0比32。
图7是使用gpif23使不同类型的管芯相互连接的例子的图。
在图7(a)的例子中，主管芯11-j与副管芯12-i使用gpif23-j和gpif23-i相互连接。
副管芯12-i的2个gpif23-i中的每一个连接于主管芯11-j的2个gpif23-j中的每一个。
主管芯11-j的cpu核心22的核心数为64，加速器核心21的核心数为2048。副管芯12-i的cpu核心22的核心数与加速器核心21的核心数均为256。换言之，图7(a)的主管芯11-j和副管芯12-i连接后的加速器核心21与cpu核心22的核心数的比率为2304比320。
在图7(b)的例子中，主管芯11-l与副管芯13-k通过gpif23-k和gpif23-l相互连接。
副管芯13-k的2个gpif23-k中的每一个连接于主管芯11-l的2个gpif23-l中的每一个。
主管芯11-l的cpu核心22的核心数为64，加速器核心21的核心数为2048。副管芯13-k的cpu核心22的核心数为64，不存在加速器核心21。换言之，图7(b)的主管芯11-l和副管芯13-k连接后的加速器核心21与cpu核心22的核心数的比率为2048比128。
图8是示出使用gpif23使数量不同的不同类型的管芯相互连接的例子的图。
在图8(a)的例子中，主管芯11-n与2个存储器接口用管芯14-m通过gpif23-n和gpif23-m相互连接。
存储器接口用管芯14-m的2个gpif23-m中的每一个连接于主管芯11-n的2个gpif23-n中的每一个。
主管芯11-n的cpu核心22的核心数为64，加速器核心21的核心数为2048。存储器接口用管芯14-m的cpu核心22的核心数为16，不存在加速器核心21。换言之，图8(a)的主管芯11-n和2个存储器接口用管芯14-m连接后的加速器核心21与cpu核心22的核心数的比率为2048比96。
在图8(b)的例子中，副管芯12-r与副管芯13-s通过gpif23-r和gpif23-s相互连接。
副管芯13-s的2个gpif23-s中的每一个连接于副管芯12-r的2个gpif23-r中的每一个。
副管芯12-r的cpu核心22的核心数与加速器核心21的核心数均为256。副管芯13-s的cpu核心22的核心数为64，不存在加速器核心21。换言之，图8(b)的副管芯12-r和副管芯13-s连接后的加速器核心21与cpu核心22的核心数的比率为256比320。
在图8(c)的例子中，副管芯12-t与2个存储器接口用管芯14-u通过gpif23-t和gpif23-u相互连接。
副管芯12-t的cpu核心22的核心数和加速器核心21的核心数均为256。存储器接口用管芯14-u的cpu核心22的核心数为16，不存在加速器核心21。换言之，图8(c)的副管芯12-t和2个存储器接口用管芯14-u连接后的加速器核心21与cpu核心22的核心数的比率为256比288。
在图8(d)的例子中，副管芯13-p与2个存储器接口用管芯14-q通过gpif23-p和gpif23-q相互连接。
副管芯13-p的cpu核心22的核心数为64，不存在加速器核心21。存储器接口用管芯14-q的cpu核心22的核心数为16，不存在加速器核心21。换言之，图8(d)的副管芯13-p和2个存储器接口用管芯14-q连接后的加速器核心21与cpu核心22的核心数的比率为0比96。
虽然存在搭载有使用了加速器核心21和cpu核心22的封装件的各种计算机，但加速器核心21与cpu核心22的核心数的最佳比率根据计算机的类型而各不相同。
此时，根据按计算机的类型而不同的加速器核心21和cpu核心22的核心数的最佳比率，从1开始起制造管芯和封装件使成本变高且效率低。
因此，像本实施方式这样，通过使用gpif23使多个管芯相互连接，无需单独制造与计算机的类型对应的封装件，能够提供加速器核心21和cpu核心22的核心数的比率适合于所有计算机的封装件。
图9是示出使用1个曝光掩模60来制造4种类型的管芯的组的图。
在制造半导体时，首先进行电路的图案设计，研究将哪种电路如何高效率地配置在小的管芯中。接着，基于研究结果，制作将电路的图案复制到晶圆(使半导体材料变薄并加工成圆盘状而制成的薄板)的表面时所需的曝光掩模。具体而言，制成图9的右侧所示的曝光掩模60。
当制成曝光掩模60时，通过曝光掩模60进行曝光，将曝光掩模60的图案复制在晶圆的表面，并进行显影。然后，使电极布线用的铝金属膜形成在晶圆的表面。通过经过这些工序，在1个晶圆上制成许多电路的图案。具体而言，制成图9的左侧所示的4种类型的管芯。
对于制成的4种类型的管芯，按每个管芯进行试验，并进行合格品/不合格品的判定。通常，管芯的尺寸越大，合格品率越低，因此管芯的尺寸越小成品率越高。具体而言，主管芯11与副管芯12至13以及存储器接口用管芯14相比，尺寸大，因此合格品率低。同样地，副管芯12与副管芯13以及存储器接口用管芯14相比，尺寸大，因此合格品率低。此外，同样地，副管芯13与存储器接口用管芯14的关系也为，尺寸大的副管芯13的合格品率低。
在进行了管芯的合格品/不合格品的判定后，按每个管芯切割晶圆，检查完成情况。然后，经过用于管芯以不偏离引线框的规定位置的方式固定的装配工序、和用接合线连接管芯和引线框的引线接合工序，为了抑制对管芯的损伤、冲击而采用陶瓷、模制树脂进行封装。
在图9中示出了使用尺寸为26mm×32mm的曝光掩模60来制造管芯的组的例子。管芯的组构成为包含主管芯11、副管芯12、副管芯13、以及存储器接口用管芯14。
构成管芯的组的4种类型的管芯以无空隙地最大限度利用尺寸为26mm×32mm的曝光掩模60为目的而设计成各自的尺寸不同。
因此，使用1个曝光掩模对尺寸不同的4种类型的管芯逐个地进行制造，如上所述，尺寸不同的不同类型的管芯的尺寸越小，其成品率越高。
因此，即使如图8(a)所示那样制成将1个大尺寸的主管芯11与2个小尺寸的存储器接口用管芯14-m进行连接的封装件，由于相对于主管芯11，存储器接口用管芯14-m的成品率高，所以不会发生只有主管芯11的库存增加的状况，从而高效率地制成封装件。
以上对本发明的一个实施方式进行了说明，但本发明并不限于上述的实施方式，在能够实现本发明的目的的范围内的变形、改良等都包含在本发明中。
例如，在上述的实施方式中，作为管芯所包含的核心，采用了加速器核心(accelerator)核心21和cpu核心22，但并不特别限定于此。即，只要管芯中包含由cpu核心22或延迟(latency)核心构成的第一核心、和由加速器核心21或吞吐量(throughput)核心构成的第二核心中的至少一方即可。
在此，第1核心是用于以低延迟进行复杂的运算处理的大型核心，意味着对os的执行、网络控制·负荷调整、加速器控制·负荷分散调整等进行管理的核心。
作为第1核心的代表性的例子，存在搭载于intel(注册商标)的core系列、xeon(注册商标)系列的x86系列的通用cpu核心等。
此外，第2核心意味着采用虽然延迟大但能够以高吞吐量来得到大量的运算结果的小型众核结构的核心。
作为第2核心的代表性的例子，存在gpgpu(通用计算图形处理单元：general-purposecomputingongraphicsprocessingunits)的simd核心、pezy(注册商标)-sc(超级计算：supercomputing)的mimd核心等。
例如，在上述的实施方式中，管芯的类型被设为4种，但并不限于此，能够将n种类型(n为1以上的任意的整数值)的管芯设为管芯的组。
此外，例如，各种接口的结构、以及加速器核心与cpu核心的核心数的比率仅为用于实现本发明的目的的例子，并不特别限定。
综上所述，应用本发明的封装件只要采用如下结构即可，能够采用包含上述实施方式在内的各种实施方式。
此外，应用本发明的管芯的组只要采取如下结构即可，能够采用包含上述实施方式在内的各种实施方式。
即，应用本发明的管芯的组只要是如下管芯的组即可：
所述管芯具有由cpu核心或延迟核心构成的第1核心(例如图1的cpu核心22)、和由加速器核心或吞吐量核心构成的第2核心(例如图1的加速器核心21)中的至少一方，所述管芯还具有外部接口(例如pciexpress)、存储器接口(例如图1的tci/mif)、与其它管芯连接的管芯接口(例如图1的gpif)，
所述存储器接口包含1个以上的能够连接符合规定标准的存储器的存储器接口。
由此，能够使用1个曝光掩模来制造尺寸不同的不同类型的管芯，因此能够将在曝光掩模产生的空隙限制在最小限度，高效率地制造管芯。
另外，在上述实施方式中，使用1个曝光掩模逐个制造了尺寸不同的4种类型的管芯，由于尺寸不同的不同类型的管芯的尺寸越小，成品率越高，所以即使如图8(a)所示那样将大尺寸的1个主管芯11与小尺寸的2个存储器接口用管芯14-m连接，也由于相对于主管芯11，存储器接口用管芯14-m的成品率高，所以不会发生只有主管芯11的库存增加的状况，从而高效率地制成管芯的组。
此外，能够使用1个曝光掩模来制造加速器核心21与cpu核心22的核心数的比率不同且能够相互连接的独立的管芯。
由此，无需单独制造与计算机的类型对应的封装件，能够提供加速器核心21和cpu核心22的核心数的比率适合于所有计算机的管芯的组。
此外，如图2所示，能够将tcidram连接到与tci符合的接口，因此能够容易地制造高速存储器通信用的大型的管芯的组。
此外，如图3所示，能够将hbmdram连接到与hbm符合的接口，因此能够容易地制造宽频带的小型的管芯的组。
此外，如图4所示，能够将tcidram和hbmdram分别连接到与tci符合的接口和与hbm符合的接口的每一个，因此能够容易地制造有效利用了多种类型的存储器的各自的特征的、能够实现高速、大容量且宽频带的存储器通信的管芯的组。
此外，如图5所示，能够将tcidram、hbmdram40、ddr4dimm50分别连接到与tci符合的接口、与hbm符合的接口、具有与ddr4符合的接口的存储器接口用管芯的每一个，因此能够容易地制造大容量的大型的管芯的组。
此外，如图6所示，能够使用gpif23将同种类型的管芯相互连接，因此能够容易地制造用于在维持加速器核心21与cpu核心22的核心数的比率的状态下增加封装件整体的核心数的管芯的组。
此外，如图7所示，能够使用gpif23将不同类型的管芯相互连接，因此能够容易地制造用于将不同类型的独立的管芯相互连接的管芯的组。
此外，如图8所示，能够容易地制造用于使用gpif23将数量不同的不同类型的管芯相互连接的管芯的组。
由此，无需单独制造与计算机的类型对应的封装件，就能够容易地制造构成加速器核心21和cpu核心22的核心数的比率适合于所有计算机的封装件的管芯的组。
此外，应用本发明的封装件只要是包含至少1个如下管芯的封装件即可：
所述管芯具有由cpu核心或延迟核心构成的第1核心(例如图1的cpu核心22)、和由加速器核心或吞吐量核心构成的第2核心(例如图1的加速器核心21)中的至少一方，所述管芯还具有外部接口(例如pciexpress)、存储器接口(例如图1的tci/mif)、与其它管芯连接的管芯接口(例如图1的gpif)，
所述存储器接口包含1个以上的能够连接符合规定标准的存储器的存储器接口。
由此，能够使用1个曝光掩模来制造尺寸不同的不同类型的管芯，因此能够将在曝光掩模产生的空隙限制在最小限度，高效率地制造管芯。
另外，在上述的实施方式中，使用1个曝光掩模对尺寸不同的4种类型的管芯逐个进行了制造，但尺寸不同的不同类型的管芯的尺寸越小，其成品率越高。
因此，即使如图8(a)所示那样将1个大尺寸的主管芯11与2个小尺寸的存储器接口用管芯14-m连接，也由于相对于主管芯11，存储器接口用管芯14-m的成品率高，所以不会发生只有主管芯11的库存增加的状况，从而高效率地制成封装件。
此外，能够使用1个曝光掩模来制造加速器核心21与cpu核心22的核心数的比率不同且能够相互连接的独立的管芯。
由此，无需单独制造与计算机的类型对应的封装件，就能够提供加速器核心21和cpu核心22的核心数的比率适合于所有计算机的封装件。
此外，如图2所示，能够将tcidram连接到与tci符合的接口，因此能够容易地制造高速存储器通信用的大型的封装件。
此外，如图3所示，能够将hbmdram连接到与hbm符合的接口，因此能够容易地制造宽频带的小型的封装件。
此外，如图4所示，能够将tcidram和hbmdram分别连接到与tci符合的接口和与hbm符合的接口的每一个，因此能够容易地制造有效利用了多种类型的存储器的各自的特征的、能够实现高速、大容量且宽频带的存储器通信的封装件。
此外，如图5所示，能够将tcidram、hbmdram40、ddr4dimm50分别连接到与tci符合的接口、与hbm符合的接口、具有与ddr4符合的接口的存储器接口用管芯的每一个，因此能够容易地制造大容量的大型的封装件。
此外，如图6所示，能够使用gpif23将同种类型的管芯相互连接，因此能够在维持加速器核心21与cpu核心22的核心数的比率的状态下增加封装件整体的核心数。
此外，如图7所示，能够使用gpif23将不同类型的管芯相互连接，因此能够容易地将不同类型的独立的管芯相互连接。
此外，如图8所示，能够容易地使用gpif23将数量不同的不同类型的管芯相互连接。
由此，无需单独制造与计算机的类型对应的封装件，就能够容易地制造加速器核心21和cpu核心22的核心数的比率适合于所有计算机的封装件。
附图标记说明
11，11-a，b，j，l，n：主管芯；
12，12-c，d，i，r，t：副管芯；
13，13-e，f，p，s：副管芯；
14，14-g，h，m，q，u：存储器接口用管芯；
21：加速器核心；
22：cpu核心；
23，23-a～u：gpif；
24：tci/mif；
25：hbm/mif；
26：ddr4/mif；
30：tcidram；
40：hbmdram；
50：ddr4dimm；
60：曝光掩模；
p1：封装件；
p2：封装件；
p3：封装件；
p4：封装件。