专利名称：用于半导体集成电路的熔丝电路的制作方法
技术领域：
本发明一般地涉及半导体集成电路装置，特别涉及用于半导体集成电路中采用的一种熔丝电路。
背景技术：
在通过提高集成化水平继续增加集成电路存储器的存储容量的同时，相应的存储单元(cell)的缺陷增加了，这是由于增加了制造工艺过程的复杂性，导致产品合格率降低。通常，很难使存储装置无缺陷单元。因此，进行各种努力以改善高集成化存储装置的产品合格率。
最好改进制造工艺过程以抑制有缺陷单元的产生；但是有一个极限。于是，提出了用于改善大规模集成电路存储器产品合格率的其它方法。增加产品合格率的方法之一是一种冗余技术，这种技术设计存储装置的结构，在制造工艺过程中在其中生成修复缺陷区。按照该冗余技术，一个用于存储二进制数据的主存储单元矩阵，和一个由冗余存储单元形成的矩阵配置在一起，以便对各行与各列的缺陷单元予以补充。
一般说来，一个冗余单元矩阵可以分为用于取代行内的缺陷单元的行冗余矩阵，或用于取代列内的缺陷单元的列冗余矩阵。用冗余单元取代缺陷单元是通过记忆(storing)缺陷地址即缺陷单元位置的信息，和通过确定缺陷地址是否与外部地址相同来实现的。这种电路，和冗余单元矩阵一起，构成一个冗余电路，提供了一种能够正常运行的存储装置，不会因缺陷单元而进行无效的操作。
在具有冗余电路的存储装置中，评价产品合格率需要检测是否使用了一个冗余矩阵。Wheelus等人，于1997年10月14日，在题为“在扫描链中利用可熔链路的集成电路存储器”的美国专利第5,677,917号中，公开了一种用于记忆修复信息的技术。
图1为Wheelus所公开的熔丝电路的示意图。参照图1，熔丝电路是由熔丝10，N-沟道金属-氧化物半导体(NMOS)晶体管12和14，以及反相器16和18构成。熔丝10由多晶硅制成，可用激光切断或断开，并连接在电源电压VDD和检测节点15之间。NMOS晶体管12具有一个连接到电源电压VDD的栅极，并将检测节点15连接到接地电压VSS上。NMOS晶体管14连接在检测节点15和接地电压VSS之间。检测节点15通过反相器16和18连接到熔丝电路的输出端。NMOS晶体管14的栅极连接到反相器16的输出端(和反相器18的输入端)。反相器16连接到NMOS晶体管12和14的漏极，并连接到NMOS晶体管14的栅极上。反相器18连接到反相器16的输出端，并提供输出信号D。
图1所示熔丝电路的运行如下所述。在熔丝10将电源电压VDD连接到检测节点15，以便将输出信号D置于高电平(即，熔丝10没有被切断)时，电源电压VDD施加于反相器16的输入端，于是反相器16提供了低电平。因此，NMOS晶体管14保持着一种非导通的状态，而反相器18提供了处于高电平的信号D。同时，如果熔丝10不将电源电压VDD连接到检测节点15，为将输出信号置于低电平(即，熔丝10被切断)，NMOS晶体管12将使反相器16的输出电压下拉到低电平。就是说，NMOS晶体管12起到一个下拉晶体管的作用。反相器16将一个高电平的信号施加到NMOS晶体管14的栅极和反相器18的输入端。于是，NMOS晶体管14变为导通，将反相器16的输入端降低为低电平，并因此使反相器18生成低电平的输出信号D。
如上所述，由常规的熔丝电路所生成的输出信号D的电压电平，取决于熔丝10的编程状态，即，熔丝10是否被切断。在增加半导体存储装置的密度，按比例降低含有熔丝的电路元件的布局尺寸时，熔丝的切断技术变得越来越困难。熔丝不正确(或失效)的切断导致熔丝电路中的无效的编程，造成产品合格率的降低。
发明内容
因此，本发明的一个目的是，提供一种置入在半导体集成电路中的熔丝电路，即使在熔丝未被正确地切断的情况下，能够降低编程的缺陷。
为实现上述目的，根据本发明的一个方面，提供了一个半导体集成电路中的熔丝电路，电路包括多个熔丝和多个用于响应于熔丝状态传送信号的传输电路。
多个熔丝具有相同的熔断状态。每个熔丝包括两个端部，其中一端连接于电源电压。
传输电路和熔丝相对应，每个传输电路包括一个传输选通电路(transmission gate)，具有一个输入端，一个输出端，一个连接到相应的熔丝另一端的(primary)主控制端，和一个辅助(secondary)控制端；和一个反相器，具有一个连接到相应的熔丝另一端和主控制端的输入端，和一个连接到辅助控制端的输出端。
在这里，传输选通电路包括一个第一传导晶体管，该晶体管具有一个连接到输入端的第一电极，一个连接到相应熔丝另一端的控制极，和一个连接到输出端的第二电极；和一个第二传导晶体管，该晶体管具有一个连接到输入端的第二电极，一个连接到反相器输出端的控制极，和一个连接到输出端的第一电极。电源电压可以施加在输入端上。
每个传输电路还包括一个电阻，其一端连接到第一传导晶体管的控制极和反相器的输入端，另一端连接到电源电压。
本发明的熔丝电路包括可编程熔丝，其中记忆(store)半导体集成电路的特定信息，诸如冗余信息，晶片批号，芯片批号，和芯片在晶片中的位置等。本发明的熔丝电路使用多个熔丝，用于记忆相同比特的信息。
根据本发明的熔丝电路，甚至是在熔丝没有正确地被切断的情况下，熔丝电路也能够减少编程的缺陷。因此，缺陷生成率明显地降低了。
由以下结合附图对示范性的实施例的详细说明，将会更好地理解本发明，其范围将在所附权利要求中指出。
通过附图所表示的示范性的实施例来说明本发明，这些实施例不是限定性的，并且图中以相同的标号表示相同的元件，其中图1为一个常规的熔丝电路的示意图；图2为根据本发明一个实施例的熔丝电路的电路图；图3为一个电路图，表示根据本发明另一个实施例的多个熔丝电路，电路中记忆半导体集成电路的一比特的特定信息。
具体实施例方式
应该理解以下对优选实施例的描述仅是为了说明而没有限制的涵义。在下面的详细描述中，为透彻地了解本发明，陈述了一些特定的细节。然而，对于熟悉此项技术的人来讲，没有这些特定的细节也能实际应用本发明。
图2为根据本发明一个实施例的熔丝电路的电路图。
参照图2，熔丝电路由熔丝F1和F2、传输选通电路T1和T2、反相器I1和I2以及电阻R1和R2构成。熔丝F1和F2由多晶硅制成，或使用其它可用激光切断的金属材料如钛(Ti)或氮化钛(TiN)制成。每一个熔丝F1和F2连接在电源电压VDD和检测节点S1和S2之间。传输选通电路电路T1连接到熔丝F1上，并包括一个连接到电源电压VDD或一个输入信号的输入端IN1，和一个输出端OUT1。另一个传输选通电路T2连接到熔丝F2上，并包括一个连接到选通电路T1的输出端OUT1的输入端IN2，和一个提供一个输出信号DO的输出端OUT2。
更具体地说，传输选通电路电路T1由一个第一N-沟道金属-氧化物半导体(MOS)晶体管MN1，和一个第一P-沟道MOS晶体管MP1构成。第一NMOS晶体管MN1连接到一个检测节点S1、输入端IN1和输出端OUT1上。第一PMOS晶体管MP1连接到输入端IN1和输出端OUT1，以及反相器I1的输出端上。传输选通电路电路T2包括一个第二NMOS晶体管MN2和一个第二PMOS晶体管MP2。第二NMOS晶体管MN2连接到输入端IN2、检测节点S2和输出端OUT2。第二PMOS晶体管MP2连接到输入端IN2、输出端OUT2和反相器I2的输出端上。
反相器I1连接到检测节点S1和第一PMOS晶体管MP1的栅极上。反相器I2连接到检测节点S2和第二PMOS晶体管MP2的栅极上。
电阻R1包括两个端部，其中一端连接到检测节点S1，另一端连接到接地电压VSS。电阻R2包括两个端部，其中一端连接到检测节点S2，另一端连接到接地电压VSS。
前述构造的熔丝电路记忆一比特的半导体集成电路的特定信息，熔丝F1和F2大体上按同一状态构成。简单地讲，输出信号DO在熔丝F1和F2未切断时经编程成高电平，而在熔丝F1和F2被切断时，输出信号DO经编程成低电平。
当熔丝F1和F2都未切断形成高-电平的编程状态，电源电压VDD通过熔丝F1施加在第一NMOS晶体管MN1的栅极和反相器I1的输入端上，从而使反相器I1产生低电平。因此，传输选通电路电路T1启动，使得施加在输入端IN1的电源电压VDD或是一个输入信号被传送到输出端OUT1。与此同时，电源电压VDD通过熔丝F2施加在第二NMOS晶体管MN2的栅极和反相器I2的输入端上，于是使反相器F2产生低电平。同样，若熔丝F1和F2二者都将电源电压VDD连接到检测节点S1和S2，将输出信号DO置于高电平，将电源电压VDD或是一个输入信号，通过传输选通电路电路T1和T2提供作为输出信号DO。
当熔丝F1和F2都被切断形成低-电平编程状态时，第一和第二NMOS晶体管MN1和MN2的栅极和反相器I1和I2的输入端通过电阻R1和R2连接到接地电压VSS上。于是，传输选通电路电路T1和T2被禁止，使得由其输入端提供的信号不再传送到输出端。具有大电阻值的电阻R1和R2防止NMOS晶体管MN1和MN2以及反相器I1和I2的输入端处于浮动的状态。
如果两个熔丝F1、F2中仅有一个，例如熔丝F1被切断，其运行情况如下。由于熔丝F1被切断，第一NMOS晶体管MN1的栅极和反相器I1的输入端，通过电阻R1连接到接地电压VSS上。于是，传输选通电路电路T1不能将输入端IN1提供的输入信号传送到输出端OUT1。同时，当熔丝F2未被切断时，电源电压VDD施加在第二NMOS晶体管MN2的栅极和反相器I2的输入端上。传输选通电路电路T2通过输入端IN2提供给输出端OUT2一个输入信号。然而，由于传输选通电路电路T1是被禁止的，电源电压VDD或输入信号不能提供作为输出信号DO。
记忆半导体集成电路特定信息的常规的熔丝电路，只能在一个熔丝内记忆一比特的信息。因此，如果熔丝应该切断，但未被切断，输出信号变得无效，导致模式建立出错，并且无法校正这种失常。
然而，本发明的熔丝电路使用两个冗余的熔丝F1和F2来记忆一比特的信息。如果熔丝F1和F2中至少一个被切断，输入信号不能提供作为输出信号。因此，认为熔丝切断的过程，在明显减少或完全消除错误的情况下实现。换句话说，在由熔丝切断过程产生缺陷方面，和常规的熔丝结构(图1)的缺陷率相比，本发明的熔丝电路减少了缺陷的发生率，而常规的熔丝结构依赖于一个单个的、唯一的熔丝的正确切断。
在使用图2所示熔丝电路记忆一比特信息时，为记忆大量信息比特(例如，N比特信息)，可以增加熔丝电路的个数(例如，总数达N个熔丝电路)。
图3为一个电路图，示出根据本发明的另一个实施例，有多个记忆半导体集成电路的一比特的特定信息的熔丝电路。在图3所示的熔丝电路中，由F1到Fn的多个熔丝记忆相同比特的信息。和图2所示使用两个熔丝F1和F2的熔丝电路相比，多个熔丝F1～Fn进一步地减少了错误发生率。
根据本发明，在记忆半导体集成电路的特定信息的熔丝电路中，能够减少由熔丝切断过程所引起的编程的缺陷。
按照上述技术可以作出对本发明的大量的修改和变更。因此，应该理解，在所附权利要求的范围内，可以按不同于这里具体描述的方式实施本发明。
权利要求
1.一种用于半导体集成电路的熔丝电路，包括多个熔丝；和多个用于响应于熔丝的状态传送信号的传输电路。
2.根据权利要求1中所述的熔丝电路，其特征在于，多个熔丝具有相同的熔断状态。
3.根据权利要求1中所述的熔丝电路，其特征在于，每个熔丝包括两个端部，其中一端连接于电源电压。
4.根据权利要求3中所述的熔丝电路，其特征在于，传输电路与熔丝相对应，每个传输电路包括一个传输选通电路，具有一个输入端，一个输出端，和一个连接到相应的熔丝另一端的主控制端，和一个辅助控制端；和一个反相器，具有一个连接到相应的熔丝另一端和主控制端的输入端，和一个连接到辅助控制端的输出端。
5.根据权利要求4中所述的熔丝电路，其特征在于，该传输选通电路包括一个第一传导晶体管，具有一个连接到输入端的第一电极，一个连接到相应的熔丝另一端的控制极，和一个连接到输出端的第二电极；和一个第二传导晶体管，具有一个连接到输入端的第二电极，一个连接到反相器输出端的控制极，和一个连接到输出端的第一电极。
6.根据权利要求4中所述的熔丝电路，其特征在于，电源电压施加于输入端。
7.根据权利要求5中所述的熔丝电路，其特征在于，每个传输电路还包括一个电阻，其一端连接到第一传导晶体管控制极和反相器输入端，另一端连接于电源电压。
8.一个用于记忆关于半导体集成电路的信息的熔丝电路，包括多个熔丝，每一个熔丝具有两个端部，其中一端连接于电源电压，熔丝记忆相关于半导体集成电路的预定信息；和多个传输电路，每一个连接到熔丝其中相应的另一端，用于响应于熔丝所产生的预定信息将一个输入信号传送到一个输出端，其中，各传输电路是串联的。
9.根据权利要求8中所述的熔丝电路，其特征在于，熔丝记忆一比特的相关于半导体集成电路的预定信息。
10.根据权利要求8中所述的熔丝电路，其特征在于，每个传输电路包括一个传输选通电路，具有一个输入端，一个输出端，一个连接到相应的熔丝另一端的主控制端，和一个辅助控制端；和一个反相器，具有一个连接到相应的熔丝另一端和主控制端的输入端，和一个连接到辅助控制端的输出端。
11.根据权利要求8中所述的熔丝电路，其特征在于，传输选通电路包括一个NMOS晶体管，具有一个连接到输入端的漏极，一个连接到相应熔丝的另一端的栅极，和一个连接到输出端的源极；和一个PMOS晶体管，具有一个连接到输入端的源极，一个连接到反相器输出端的栅极，和一个连接到输出端的漏极。
12.根据权利要求11中所述的熔丝电路，其特征在于，传输电路还包括一个电阻，其一端连接到NMOS晶体管的控制极和反相器的输入端，另一端连接于电源电压。
全文摘要
在半导体集成电路中含有可编程熔丝的熔丝电路中,熔丝记忆关于半导体集成电路的特定信息,如冗余信息,晶片批号,芯片批号和芯片在晶片中的位置等。常规的半导体集成电路使用用于存储一比特的特定信息的单个熔丝,本发明的熔丝电路使用用于存储相同比特的信息的多个熔丝。在一个熔丝未能正确地切断情况下,本发明的熔丝电路可以降低编程的缺陷,因而明显地减少缺陷生成率。
文档编号G11C17/14GK1349259SQ01125570
公开日2002年5月15日 申请日期2001年8月15日 优先权日2000年10月18日
发明者郑苍焕, 金殷汉 申请人:三星电子株式会社