专利名称：多阵列数据存储器的地址结构和方法
技术领域：
本发明属于数码存储电路领域。更具体地说，本发明涉及如何从单一基片上的数据存储阵列矩阵中选择数据存储单元的地址结构和方法。
2000年4月25日授给Gudesen等人的美国专利No.6,055,180中显示一次性写入的小型信息存储器的一种形式，其中在相互垂直排列的导体之间的各层中设置可个别地访问的单元的矩阵。这些单元可以包括交叉点二极管、0LED、双稳液晶单元或其它在引入热和/或光的情况下改变状态的器件。
在共同未决的美国专利申请(序列号09/875,356)中描述便携式装置的用于提供高密度档案存储的另一种应用，所述专利于2001年6月5日提交，题目是“非易失性存储器(Non-Volatile Memory)”(由Hurst等人提出)，其公开的内容通过引用被包括在本文中。其中所公开的称为便携式廉价坚固存储器(PIRM)的存储系统，目的是以低廉的价格提供大容量一次性写入的存储器，供存储档案使用。通过避免使用硅基片、尽量简化工艺流程以及降低面密度来部分地实现这一目的。所述存储系统包括存储模块，所述模块由在塑料基片上构成的各集成电路层的多层叠式存储器组成。每一层包含交叉点二极管存储器阵列并且以远离所述存储模块的形式从单独的集成电路读出存储在所述阵列中的数据。
图1A和图1B显示典型的置于基片层上的PIRM存储器的结构。所述存储器结构包括由行线和列线交叉点上的存储单元二极管矩阵构成的存储阵列。行和列的解码电路连接到每一条行线和列线，以便寻址访问所选存储单元二极管。行线和列线向数据存储阵列提供电力。
为了进一步使数据紧凑，在同一基片上设置多个阵列。图3示出基片上的4个存储器阵列的2×2矩阵。每一个阵列具有它本身的具有相应的行和列线的存储单元矩阵。行和列地址线通过适当的解码电路连接到每一个阵列的行和列。
本文将使用“共面(coplanar)”这个词表示共处同一个平面。而术语“共面导体层”指的是在某数据存储装置(如交叉点存储单元)中的导体层，所述导体层中的所有导体都排列在同一平面上。术语“共面存储器阵列”、“共面存储装置”、“共面存储矩阵”或“共面数据存储单元”指的是这样的存储阵列、装置、矩阵或数据存储单元它具有相同元件的多个平面或层、诸如共面行导体层、共面列导体层和共面二极管层。在共面存储装置和阵列中，所有行导体线在同一平面或层中延伸而不交叉，而所有列导体在另一个面或层中延伸而不交叉。
共面存储器阵列可以包含上下两个导体层。存储单元二极管可以处于夹在上下两个层中间的第三层。可以随意地说，图中所有水平走向的行导体和其它导体处于阵列的底层，而图中所有垂直走向的列导体和其它导体处于阵列的上层。在每一层中导体是不允许相互交叉的，因为这些交叉的出现需要额外的困难的工艺步骤，例如需要严格对准的通孔。这里所用的术语“交叉(cross over)”指的是如上所述的上层或下层范围内的交叉。
图3中所示的阵列矩阵显示传统共面存储器设计的局限性，其中，每个阵列在2×2阵列矩阵的四个角落之一具有列线和行线。在使用所示存储阵列结构时，为了通过增加更多阵列以某种模式建立更复杂的阵列矩阵，可能需要交叉线，从而使共面平板印刷失效，因而需要更加复杂的存储器设计技术。
图1和图3所示存储器矩阵的另一个问题是会产生不希望有的功率损耗。在所示的阵列设计中，所有解码器电阻在工作时都“吃”(draw)电流，因而比实际需要消耗更多的功率。更有甚者，所有不在所选行和列的数据单元二极管被地址线加上高的反向偏置电压。所述反向偏置电压使未被选中的二极管中产生不希望有的泄电流。在由多达千万个二极管组成的阵列中，每一个二极管中微小的漏电流都可以导致巨大的功率损耗。除了功率损耗的问题外，漏电流也可能大到足以干扰或使表示所选数据单元值的读出电流变得模糊不清。
因此，需要改变存储矩阵的设计方法，使得可以用共面设计的方式将更多的存储阵列加入单一的基片上。而且需要变更地址结构，以便减小或消除未被选中单元由于解码器电阻电流和元件反向偏置所产生的漏电流造成的功率损耗。
在一个实施例中，电可寻址数据存储装置具有多个数据存储阵列，每一个阵列具有通过行线和列线连接起来的数据存储单元矩阵，用以进行数据的记录、寻址和读出。所述存储装置具有多条行地址线，每条行地址线处在电气上与多个数据存储阵列中预定的多个阵列的行进行通信的状态。所述数据存储装置还具有多条列地址线，每条列地址线处在在电气上与多个数据存储阵列中预定的多个阵列的列进行通信的状态。控制器连接到所述多条行地址线和列地址线，以便选择性地对多个存储阵列之一的一行数据存储单元寻址并且选择性地对多个存储阵列之一的一列数据存储单元寻址，从而可以选择所述多个阵列之一的数据存储单元。
在本发明的另一个实施例中，提供一种方法，用于对电可寻址数据存储装置中的数据进行记录、寻址和读取，所述电可寻址数据存储装置具有多个数据存储阵列，每一个阵列具有由行线和列线连接的数据存储单元的矩阵。多个阵列配备有多条行和列地址线。每条行地址线处在与多个阵列的所选的行进行电气通信的状态、以便选择性地对多个阵列之一的一行数据存储单元进行寻址；每条列地址线处在与多个阵列的所选的列进行电气通信的状态、以便选择性地对多个阵列之一的一列数据存储单元进行寻址。通过连接到多条行地址线和多条列地址线的控制器，选择性地对所述一个阵列中的数据单元进行寻址。
通过下面的详细说明，结合举例说明本发明原理的附图，本发明的其它方面和优点就变得更清楚了。
图2是典型的先有技术存储单元数据存储阵列的另一个电路图。
图3是显示存储单元数据存储阵列的矩阵的另一个先有技术电路图。
图4A和4B是根据本发明实施例的存储单元数据存储阵列的矩阵的电路图。
图5是根据本发明实施例的图4A和4B的存储单元数据存储阵列的矩阵的一部分的放大的局部电路图，图中示出读出周期的线电压；以及图6是根据本发明实施例的图4A和4B的存储单元数据存储阵列的矩阵的一部分的放大的局部电路图，图中示出写入周期的线电压。
在下面的说明中，提到“数据”时应该认识到，“数据”在不同的场合有不同的表现方式。例如，在存储单元中，“数据”可以用电压电平、磁性状态、或诸如电阻的物理特性表示，它表示了一种可以量度的效果，例如读出电路的电压或电流或状态的变化。另一方面，在总线上或在传输过程中，这种“数据”可以是电流或电压信号的形式。此外，这里所讲的“数据”在大多数情况下是二进制的，为方便列举起见，用“0”和“1”状态表示，但是，应当举出，在实践中二进制状态可以用相对不同的电压、电流、电阻等表示，而且一般说来，在特定某种表示中，表示为“0”或“1”并没有本质上的区别。
本发明包括在单一基片上多个共面存储单元阵列的结构和方法。将在以上共同未决的美国专利申请中所述的存储系统中使用的那种类型的PIRM二极管存储阵列的范围内讨论本发明的实施例。为了能透彻地理解本发明，下面的详细说明将以所述存储系统为背景给出。然而，本专业的技术人员会认识到，本发明不会局限于所述的结构。PIRM存储结构为了理解本发明的创新之处，首先参考基片12上面的典型的PIRM二极管存储结构10，如图1A所示。存储结构10包括数据存储阵列14，存储阵列14由位于行线18和列线20交叉点的存储单元二极管16组成。包括行寻址(解码器)二极管23和行上拉(解码器)电阻24的行解码器22连接到存储结构10的每条行线18。类似地，包括列寻址(解码器)二极管27和列上拉(解码器)电阻28的列解码器26连接到每一条列线20。行地址线30和31通过行寻址二极管23与每一条行线18相连。列地址线32和33通过列寻址二极管27与每一条列线20相连。读出线34在读周期内提供输出读出信号。行和列电源线36和37分别向数据存储阵列14提供电压。在写入周期期间使用行禁止线38和列禁止线39。
应该明白的是，行地址线30、31和列地址线32、33代表这样的地址线这些地址线是给出存储阵列单元所有可能的地址线组合、以便每个单元都能唯一地被寻址所必须的。借助电路设计理论，可以很容易地算出如图所示的6×6矩阵所需的行和列地址线的实际数目。这里只画出两行和两列地址线，其中，行和列解码器二极管这样排列、以便对单元40进行寻址。
例如，众所周知，在设计所示类型电路时，3个地址位二极管解码电路需要三对正-负行地址线来对所有输出组合寻址。每一条地址线的4个解码器二极管配置成关于8条输出线的不同组合、因此可以对解码器的8个输出状态进行选择，从而选择8条可能的输出线之一。
在PIRM中，行解码器用来选出一条行线作为行解码器的输出线，而列解码器周来选出一条列线作为列解码器的输出线。因此，行寻址电压和列寻址电压的不同组合使访问所选行线和所选列线交叉点的存储单元成为可能。
这里所举示例假定行1变为正而列2变为负、从而访问单元40。这里并未示出为了选择性地访问给定阵列中所有单元所必须的所有地址线和解码二极管的排列，因为对于本专业的普通技术人员来说，这是一件简单的设计工作。
类似地，电源线36和37代表所有连接到各存储阵列单元的电源线。电源线的实际数目将取决于尺寸和电路设计的需要。同样，行线和列线18和20只是存储阵列中线的数目的代表。可以包括任意数目的行线和列线，这取决于存储阵列的设计需要。
图1B示出在存储单元40正在被访问的状态下图1A所示电路结构的各种线电压。行电源线36处于+1伏，而列电源线37为-1伏，由此在初始化时将所有存储单元正向偏置。相关的行地址线30和31分别被置于-2伏和+1伏。相关的列地址线32和33被分别置于+2伏和-1伏。
在图中所示的解码器二极管排列的情况下，行地址线30加上-2伏电压，该电压被行电源线+1伏电压部分地抵销、使得除了正在被访问的存储单元40的行线之外的所有行线具有-1伏的线电压。类似地，列地址线32加上+2伏的电压，该电压被列电源线-1伏电压部分地抵销、结果是，在除了被访问的单元40的列之外的每一条列线上都具有+1伏电压。这种配置使得除了被访问的单元40外所有的存储单元都被反向偏置。
单元40的行和列分别具有行电源电压+1伏和列电源电压-1伏，因此，单元40是其电压方向令二极管正向偏置的唯一的单元。电阻R3和R36均具有0.5伏的电压降、使得所述被访问的单元的行线42的电压为+0.5伏，而列线44的电压为-0.5伏。被访问单元40两端的电压为1伏(从+0.5伏到-0.5伏)，与二极管的电压降相仿。
总而言之，参考图1B所施加的电压并参考图1A的参考符号，在选中存储单元40的读出周期期间，发生如下动态变化行电源线38向行上拉电阻24提供正电源电压。行地址线30提供电压以便选择行线，该行线由从行电源线36流经行上拉电阻24、行寻址二极管23到处于低电压的行地址线30的电流拉到负电压。这样，就在除了行线42外的所有行线18上建立了负电压，而行线42则被电源线36加电到正电压。
类似地，由列电源线37向列下拉电阻28输送负电压。列地址线32输出电压以便选择列线20、该列线由从列地址线32、经由列寻址二极管37和下拉电阻28到达列电源线37的电流拉到正的电压。这样，就在除了列线44外的所有列线20上建立了正电压，而列线44被电源线37加电到负电压。
所选的存储单元40处于行线42和列线44的交叉点。电压的取向在所选存储单元二极管中产生正向电流。在所述二极管处于导通状态(1状态)的情况下，电流流从电源线36经过行线42上的上拉电阻R3到二极管40，经过所选存储单元二极管40、经过列线44上的下拉电阻R36到达列电源线37。如果所述二极管被烧毁因而不导电(0状态)，则电流流过所选行线42上的行上拉电阻R3到达读出线34。通过从外部检测究竟读出线34上有没有电流存在来确定被访问的存储单元二极管40究竟处于1还是0状态。
在写周期期间，如果被选存储单元40的状态从1改变到0，则行线和电源线36和37以及行和列地址线30和32的电压将增加到某一点，在这一点上，被寻址的单元40所承受的电压足以改变二极管的状态。由于可以将许多层存储单元14在多个基片上堆积，在这许多层的每一层中同样的单元都被选中，所以可以将多个数位同时写入。
为了完成数据写入，行和列禁止线38和39的电压分别被置于接近地电位，以屏蔽所选单元二极管使之不受电压的作用，借此禁止写入操作。在某些设计实施例中，可以在列电路中加入第二条读出线。对于本简单的阵列，读出线的数目可以是禁止线的两倍。在下面的附图中，可以将禁止线与读出线分离。
前面所讲的存储阵列的优点之一是存储阵列的结构是全共面的，这就是说，导电元件的布局是令行导体层处于一个平面而列导体层位于另一个平面，所有导体都直接和存储单元接触不必令导体在同一个导体层上交叉。由于行线布置在上面的导体层而列线布置在下面的导体层，故没有必要令同一个导体层上的导体交叉。实行电源分段处理的PIRM存储结构前面所讲的存储单元结构存在两个电源损耗问题。第一，在工作期间，所有上拉和下拉电阻24和28(图1A)都“吃”电流，因而无谓地消耗电能。第二，所有不处在被选行和列的数据二极管16均受到行和列地址线30和32通过行和列解码器二极管23和27所施加的强的反向电压偏置。这种反向电压偏置引起不希望有的漏电流流过数据二极管16。虽然单股漏电流很小，但上千万个二极管的漏电流加起来，就会造成巨大的功率损耗，同时会干扰读出线上的数据输出，使输出数据变得模糊不清。
图2中提出了一种称为“电源分段处理(power striping)”的改进来降低第一种功率损耗。行电源线36被3条行电源线50、52和54代替，它们各自通向行解码器单元22的不同的段。行电源线50连接到行解码器电阻R3和R4。行电源线52连接到行解码器电阻R17和R18，而行电源线54连接到行解码器电阻R37和R38。
类似地，列电源线37被3条列电力线60、62和64代替，它们各自通向列解码器单元26的不同的段。列电源线60连接到列解码器电阻R35和R36，列电源线62连接到列解码器电阻R31和R32，而列电源线64则连接到行解码器电阻R27和R28。
这样的结构使得能够只向行电源线50和列电源线60供电、使得仅仅向所选存储单元40所在的阵列14的段66的4个存储二极管供电。这种方法显著地减轻第一种功率损耗问题，这是因为仅仅通过对存储矩阵中比较小的一段进行寻址所需的那部分行和列解码器拉出电流。遗憾的是，这种结构不能解决由于存储单元反向偏置导致大量功率消耗的第二种功率消耗问题。2×2存储矩阵的PIRM存储结构现在来看图3，图中示出存储结构70，其中重复图1所示的存储结构，以便以2×2矩阵的形式在单一的基片71上提供4个存储阵列72、74、76、78。借助几何翻转或旋转来重复图1所示的结构、使得所有控制和读出线位于存储结构70的不同角落、然后不断线地伸展出去又不会交叉、以便通过存储结构70外部的输入和输出引脚对所有控制和读出线进行访问。每一个存储阵列在电气上独立于其它存储阵列。各阵列可以同时运作，各解码器电阻同时“吃”电流，而存储单元二极管同时提供反向漏电流。另一方面，可以不向没有被选中单元的阵列供电、以减小电阻和存储单元的功率消耗。
图3所示的矩阵结构保持了大部分布局的规则性，并且如上所述是共面的。但是，如果要继续保持共面和在同一导体层没有导体交叉的话，就不能将更多的存储阵列加入到所述矩阵。2×2矩阵的所有四个角落都有电源线、地址线和控制线，因此，任何附加阵列需要其电源、地址和控制线交叉或者分段布局。这样，就把共面布局限制为一个基片上4个阵列。存储器阵列的共面矩阵-综述前面的叙述已经交代了本发明的来龙去脉。下面要给出的是本发明的几个实施例。应该理解的是，还可以给出本发明的其它实施例，但都不超出所附的权利要求书的范围。
参考图4A和4B，图中示出根据本发明的3×3的存储器阵列矩阵80。在这种结构中，在单一的基片90上布置了9个存储器阵列81-89。以新颖创新的方式来布置电源、控制和地址线，使共面矩阵布局成为可能。使用本发明的所述结构，甚至可以在单一基片上布置包含更多存储阵列的更加复杂的矩阵。因此本发明代表了共面存储技术的实质性突破，它使显著地更加紧凑的共面的存储器布局成为可能。
本新颖结构的关键点在于实现连续的地址线，这些地址线将沿着矩阵的整个长和宽的方向贯穿多个阵列。这样，行地址线91和92连接到并贯穿阵列87、84和81的行解码器电路。同样地，行地址线93和94连接到并贯穿阵列88、85和82的行解码器电路。行地址线95和96连接到并贯穿阵列89、86和83的行解码器电路。每一条行地址线连接到每个阵列的行解码器电路的方式是相同的，如图1-3所示。
类似地，列地址线97和98连接到并贯穿阵列87、88和89的列解码器电路。列地址线99和100连接到并贯穿阵列84、85和86的列解码器电路。列地址线101和102连接到并贯穿阵列81、82和83的列解码器电路。每一条列地址线连接到每个阵列的列解码器电路的方式是相同的，如图1-3所示。
每一个阵列都有单独的电源线、使得每个阵列都能根据所述阵列是否被选中来个别地决定电源的接通和断开。这样，行电源线104、105和106分别独立地连接到行解码器电阻81a，84a和87a。类似地，行电源线107、108和109分别独立地连接到行解码器电阻82a，85a和88a。行电源线110，111和112分别独立地连接到行解码器电阻83a，86a和89a。每一条行电源线被用图3所示的同样的方式连接到相应的行解码器电阻。
类似地，列电源线114、115和116分别独立地连接到列解码器电阻81b、82b和83b。类似地，列电源线117、118和119分别独立地连接到列解码器电阻84b、85b和86b。列电源线120、121和122分别独立地连接到列解码器电阻87b，88b和89b。
每一个阵列有单独的读出线，使每个阵列都能单独地被读出，这只取决于所述阵列是否被选中。这样，读出线124、125和126分别独立地连接到阵列87、84和81。读出线127、128和129分别独立地连接到阵列88、85和82，读出线130、131和132分别独立地连接到阵列89、86和83。换个方式，读出线也可以沿着每一列连接在一起而不会干扰所述阵列的操作。但是，如果只有一条读出线，线电压就不匹配，就会有漏电流产生。
单一的行禁止线连接到并贯穿给定列中所有阵列的行解码器电路。因此，行禁止线134连接到并贯穿阵列87、84和81的行解码器电路。行禁止线135连接到并贯穿阵列88、85和82的行解码器电路。行禁止线136连接到并贯穿阵列89、86和83的行解码器电路。
相反，分开的各列禁止线独立地连接到每一个阵列的列解码器电路。这样，列禁止线138、139和140分别独立地连接到阵列81、82和83的列解码器电路。列禁止线141、142和143分别独立地连接到阵列84、85和86的列解码器电路。列禁止线144、145和146分别独立地连接到阵列87、88和89的解码器电路。这种配置简单地表明分开的各禁止线可以连接到每条禁止线上具有不同电压的行中的每一个阵列。这种结构使得有可能将未被选中的阵列上的电压更接近地匹配，从而可以减小以前每一行或每一列只有一条禁止线时的漏电流。
前面所述的3×3矩阵式存储阵列的结构和连接方法提供了同时从分开的基片上存储器层的叠式存储器中读出某数据字的可能性。从每一基片所看到的选址电压和电源电压是相同的。使用这种结构，在同一层中可以按需要设置任意多个阵列，只取决于具体设计的需要。电源线上使选址电压与读出和禁止线相匹配的电压电平的选择，在未被选中的阵列的行线和地址线上施加了相等的电压，从而断开未被选中的阵列。因此消除了在未选中阵列的数据二极管中不希望有的漏电流。存储阵列的共面矩阵-读周期现在来看图5，图中给出读周期的线电压，其中，被读出的存储单元150处于左下方的阵列87。在图5，只画出阵列87和挨着它的阵列84、85和88，以便更清楚地看清线电压。阵列81是阵列87的列中未被选中的阵列，因此它具有与阵列84一样的线电压。阵列89是阵列87的行中未被选中的阵列，因此它具有与阵列88一样的线电压。
阵列85与阵列87既不同列，也不同行，因此被完全断开，如阵列82、83和86(没有表示出来)一样。
阵列87中的各单元的供电电压是行电源线1上为+1伏，列电源线1上为-1伏。利用行地址线92上的+1伏和列地址线98上的-1伏将被选中的单元150前向偏置。利用行地址线91上的-2伏和列地址线97上的+2伏将阵列87中的所有其它二极管单元反向偏置。
通过检测连接到解码器行线的读出线124中有没有电流存在来观察单元150的状态。由于所需的单元150的行电压为正，所以读出线1被置于0伏使电流能够流动。其它读出线2和3被置于-2伏以便与阵列87的同一列中其它阵列81和84的行电压-2伏相匹配。通过电压的匹配可以尽量减小未被选中的读出线中的漏电流。
行禁止线134被置于+1伏以便使其停止工作，这是因为所述电压较之阵列87的任何行电压都高。类似地，在读周期列禁止线1被置于-1伏以便使其停止工作。其它列禁止线2和3通向与阵列87同行的其它阵列88和89。它们被置于+2伏，与阵列88和89的列电压相匹配，借此消除流过这两条禁止线的漏电流。
加到行地址线91和92的行选址电压被传送到同一列中的其它阵列，即阵列81和84。类似地，加到列地址线97和98的列选址电压被传送到同一行中的其它阵列，即阵列88和89。为了断开这些未被选中的阵列，就要调整电源线上的电压。这样，未被选中的阵列88和89中行电源线、行地址线和行禁止线全部被置于+2伏。类似地，未被选中的阵列81和84中列电源线、列地址线和列禁止线全部被置于-2伏。这样，行电压和列电压相匹配，取决于向每个阵列提供的选址电压。行和线电压的这种匹配断开了未被选中的阵列81、84、88和89中的存储单元。
与阵列87不同行不同列的各单元中包含所选单元150，它们就是阵列82、83、85和86。只要将行和列的电源线的电压置零，就能将它们断开。利用这种方法，可以令所有未被选中阵列的数据二极管中所施加的电压为零，从而消除漏电流。应当指出，这种结构是只从两边供电的。正如上面所谈到的，可以将其重复、镜像和/或翻转。这要根据外部连接和其它设计的需要。
图5示出存储单元150正被读出的情况下图4A和4B所示电路结构的一部分的线电压。先来看看阵列87，行电源线1的电压是+1伏，而列电源线1的电压是-1伏，因此，初始时，所有存储单元被前向偏置。相关的行地址线91和92分别处在-2伏和+1伏。相关的列地址线97和98分别处在+2伏和-1伏。
阵列87的线电压与图1B的阵列10的线电压是-样的。在所示解码器二极管布局下，所有行线，除了被访问的存储单元40的行线外，其线电压都是-1伏。类似地，所有的列线，除了被访问的单元150的列线外，每条列线的电压都是+1伏。这种安排将所有除被访问的单元150外的存储单元反向偏置。
单元150的行和列的电压分别是+0.5伏和-0.5伏。因此150是唯-其二极管具有正向偏置电压的单元。电阻器R3和R36各自有0.5伏的电压降、使得被访问的存储单元在单元150的行线上有+0.5伏、而在单元150的列线上有-0.5伏，因而被访问单元150的两端电压是1伏(从+0.5伏到-0.5伏)，与二极管的电压降相仿。
现在来看图5的阵列84，行电源2被置于-2伏。阵列84的列电源线也是-2伏。这样，在阵列84的存储单元两端的电位一致，这些单元处于断开状态，没有被反向偏置。如图所示，阵列84的行和列电压统统都是-2伏。这里没有显示的阵列81的电压布局与此相同。
类似地，阵列88的行电源线1的电压为+2伏，而列电源线2被置于+2伏，因而阵列88的行线和列线统统被置于+2伏，故所有的单元都因没有偏置而被断开。这里没有显示的阵列89的电压布局与此相同。共面存储阵列矩阵-写周期现在来看图6，图中给出写周期的线电压，其中，左下角的阵列87的存储单元150被写入。类似于图5，图6中仅仅示出阵列87、85和88，这样线电压可以看得更清楚。阵列81是在阵列87所在列中未被选中的阵列，所以它具有与阵列84一样的线电压。阵列89是在阵列87所在行中未被选中的阵列，所以它具有与阵列88一样的线电压。阵列85与阵列87既不同行也不同列，所以它被断开，阵列82、83和86(没有表示出来)也一样。
在写入操作时，所有的电压均提升，以便在被访问的单元150两端提供较大的电压应力。向阵列87的单元供电的行电源线160的电压是+2伏，而列电源线120的电压是-2伏。被访问的单元150被前向偏置，其行地址线92的电压是+2伏，而列地址线98的电压是-2伏。阵列87的所有其它二极管元件被反向偏置，其行地址线93的电压是-3伏，而列地址线97的电压为+3伏。阵列87的行禁止线134被置于+2伏。阵列87的列禁止线122被置于-2伏。通过检测连接到解码器行线的读出线124上有没有电流存在来观察单元150的状态。
为了断开与阵列87同行同列的其它阵列，即阵列81、84、88和89，未被选中阵列的行电源线、行地址线和行禁止线统统被设定为+3伏。类似地，未被选中的阵列81和84列电源线、列地址线和列禁止线被设定为-3伏。与读周期的情况-样，要断开与包含被选中的单元150的阵列87不同行不同列，即阵列82、83、85和86的单元，只要将行和列电源线电压置零即可。共面存储阵列矩阵-写禁止周期再次参看图6，如果需要禁止向存储单元150写入，就要将行禁止线134上的电压从+2伏改变到-1伏，并且将列禁止线上的电压从-2伏改变到+1伏。这将使行和列解码器将被访问的单元150作零偏置、因而避免施加电压。这种禁止功能使得将数据写入多层存储器成为可能，所述多层存储器中的每一层都有相同的寻址电压和电源电压，但具有唯一的禁止信号。
从前面的描述中可以看到，本发明可以提供优于先有技术存储阵列的若干优点。本发明的结构提供这样的存储器矩阵设计它使得能够在共面设计中在单一的基片上设置更多的存储阵列。可以在单一基片上设置几乎任意数目的多重存储器阵列，同时保持没有交叉线的共面设计。本发明还包括共面的多重存储器矩阵，矩阵中未被选中的阵列的行和列的电压相等，从而使未被选中阵列中的二极管既不被反向偏置，又不被正向偏置。这种做法的结果是，使得由于未被选中的解码器电阻中存在不必要的电流或由于未被选中数据单元中存在漏电流而造成的功率损耗减到最小。
显然，行和列地址线的数目可以随给定阵列中存储单元的数目而变化。行和列电源线的数目也可以与各阵列矩阵的相应的行或列中阵列的数目有关。前面已经说过，可以为每一个阵列设置专用的读出线和电源线，也可以让这两种线为同列或同行的多个阵列所共用。对于后一种情况，所有未被选中单元中的电压可能不匹配，因而会发生反向偏置的情况，造成漏电流产生。此外，对于部分或全部阵列，可以包括电源分段处理的措施，以减小电流无谓地流过解码器电阻。
本发明的原理可以经过许多其它变化后应用于这里所描述的电路、结构、布局和工艺流程。这对于本专业的普通技术人员来说是显而易见的事情，没有超过本发明由所附的权利要求书所规定的范围。
权利要求
1.一种电可寻址数据存储装置80，它包括在基片90上的多个数据存储阵列81-89，每一个阵列87具有多个共面的数据存储单元，用于对数据进行记录、寻址和读取，所述装置80还包括多条行和列地址线91、92、97、98，每条行地址线91、92被所选的在所述基片90上的多个阵列81、84、87所共用；而每条列地址线97、98被所选的在所述基片90上的多个阵列87、88、89所共用。
2.如权利要求1所述的电可寻址数据存储装置80，其特征在于包括(a)多条行地址线91、92，每一条行地址线与所述基片上所选的多个阵列81、84、87的所述各行进行电气通信，(b)多条列地址线97、98，每一条列地址线与所述基片上所选的多个阵列87、88、89的所述各列进行电气通信，(c)多条电源线104-106、120-122，每一条电源线分别连接到所述多个阵列81、84、87-89之一，以及(d)控制器(未示出)，它连接到所述多条行地址线91、92，多条列地址线97、98和多条电源线104-106、120-122，以便选择性地向所述多元阵列81-89中的阵列87供电、选择性地对所选阵列87中的一行数据存储单元进行寻址以及选择性地对所选阵列87中的一列数据存储单元进行寻址，从而从所述多元阵列81-89的所述选定阵列87中选定数据单元150。
3.如权利要求2所述的数据存储装置，其特征在于每一条行地址线91、92在电气上与排成一列的各阵列中所有所述阵列81、84，87的所述各行进行通信，并且，每一条列地址线97、98在电气上与排成一行的各阵列中所有所述阵列87、88、89的所述各列进行通信。
4.如权利要求2所述的数据存储装置，其特征在于每一列阵列81、84、87包括与阵列81、84、87的所述行线和所述行地址线91、92接触的行解码器81a，84a，87a，并且，每一行阵列87、88、89包括与阵列87、88、89的所述列线和所述列地址线97、98接触的列解码器87b，88b，89b。
5.如权利要求2所述的数据存储装置，其特征在于所述控制器设置成为所选阵列87以外的其它所有阵列81-86、88、89中的所述行电源线104-106和所述列电源线120-122选值、以便与所述未被选中的阵列81-86，88，89的所述各行和各列的电压相一致，从而断开所述未被选中阵列中的所有数据存储单元而不会将所述数据存储单元反向偏置。
6.一种用于对电可寻址数据存储装置80中的数据进行记录、寻址和读取的方法，所述数据存储装置80包括多个数据存储阵列81-89、每一个阵列87具有多个共面数据存储单元，所述方法包括这样连接多条行和列地址线91、92、97、98、使得每一条行地址线91、92被基片上多个阵列81、84、87所共用，并且每一条列地址线97、98被所述基片90上多个阵列87、88、89所共用。
7.如权利要求6所述的用于对电可寻址数据存储装置中的数据进行记录、寻址和读取的方法，其特征在于包括(a)连接与所述多个阵列范围内确定的多个阵列81、84、87进行电气通信的多条行地址线91、92，每条行地址线91、92与所述确定的多个阵列81、84、87的选定的行进行电气上的通信、以便选择性地对所述确定的多元阵列的所选阵列87中的一行数据存储单元进行寻址。(b)连接与所述多个阵列范围内的确定的多个阵列87、88、89进行电气通信的多条列地址线97、98，每条列地址线97、98与所述确定的多元阵列87、88、89的选定的列进行电气通信、以便选择性地对所述确定的多元阵列的所选阵列87中的一列数据存储单元进行寻址。(c)将多条电源线104-106，120-122连接到所述多个阵列81、84、87-89，每一条电源线分别连接到所述多个阵列之一、以便选择性地向所选阵列的所述数据存储单元供电，以及(d)通过连接到所述多条电源线104-106、120-122，多条行地址线91、92和多条列地址线97、98d的控制器(未示出)，对所述阵列87中的数据存储单元150进行寻址。
8.如权利要求7所述的方法，其特征在于所述多个数据存储阵列81-89排列成行和列的矩阵，并且所述方法还包括把每一条行地址线91、92设置成与所述矩阵的一列阵列中每一个阵列81、84、87的所述各行进行电通信，并且把每一条列地址线97、98设置成与所述矩阵的一行阵列中每一个阵列87、88、89的所述各列进行电通信。
9.如权利要求7所述的方法，其特征在于还包括通过向所选阵列87的所述行和列电源线提供一定值的功率而向所选阵列87供电，以便启动所选阵列87的所选数据存储单元150。
10.如权利要求9所述的方法，其特征在于还包括向每一个未选的阵列81-86、88、89的所述各行和各列供电、使得所述行电压和所述列电压相一致，从而断开所述未选阵列81-86、88、89中所有存储单元、以便禁止所述未选阵列中所有数据存储单元，而不会将所述存储单元反向偏置。
全文摘要
电可寻址数据存储装置80具有在单一基片90上的数据存储阵列81－89的行和列的矩阵。每个阵列14是由行线18和列线20连接的共面数据存储二极管单元16的矩阵，用于记录、寻址和读出数据。多个阵列81－89的地址线91、92、97、98和电源线104－106、120－122分别连接到阵列81、84、87和87、88、89、使得只有所选数据存储单元150所在的阵列87中的数据存储二极管单元能够工作，从而消除所有其它数据存储装置阵列中不必要的功率损耗。控制器(未示出)使行地址线91、92和列地址线97、98能够选择性地对所选阵列87的数据存储二极管单元150寻址。
文档编号G11C17/06GK1458652SQ0312439
公开日2003年11月26日 申请日期2003年5月6日 优先权日2002年5月13日
发明者小J·R·伊顿, M·C·菲希尔 申请人:惠普公司