专利名称：具备磁隧道结的薄膜磁性体存储器的制作方法
技术领域：
本发明涉及薄膜磁性体存储器，更特定地说，涉及具备具有磁隧道结(MTJ)的磁性体存储单元的薄膜磁性体存储器。
背景技术：
作为新一代的非易失性存储器，MRAM(磁随机存取存储器)器件正越来越引人注目。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体分别进行随机存取的存储器。
特别是，已发表了近年来通过将利用了磁隧道结的薄膜磁性体用作存储单元、MRAM器件的性能得到了飞跃的进步的情况。在下述的技术文献中作了关于具备有磁隧道结的存储单元的MRAM器件的报告“A10ns Read and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”(RoyScheuerlein)，2000 ISSCC Digest of Technical Papers，TA7.2，“Nonvolatile RAM based on Magnetic Tunnel Junction Element(基于磁隧道结元件的非易失性RAM)”(M.Durlam等)，2000 ISSCCDigest of Technical Papers，TA7.3，“A 256kb 3.0V 1T1MTJNonvolatile Magnetoresistive RAM(256kb 3.0V 1T1MTJ非易失性磁阻性RAM)”(Peter K.Naji等)，2001 ISSCC Digest of TechnicalPapers，TA7.6。
图11是示出具有磁隧道结部的存储单元(以下，也单单称为MTJ存储单元)的结构的概略图。
参照图11，MTJ存储单元具备其电阻值根据以磁的方式写入的存储数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与源电压线SL之间与隧道磁阻元件TMR串联地连接。作为存取晶体管ATR，代表性地应用在半导体衬底上形成的场效应晶体管。
对于MTJ存储单元来说，设置在数据写入时分别流过不同的方向的数据写入电流用的位线BL和数字线DL、指示数据读出用的读字线RWL以及在数据读出时将隧道磁阻元件TMR的电压下拉到接地电压GND用的源电压线SL。在数据读出时，响应于存取晶体管ATR的接通，隧道磁阻元件TMR导电性地结合在源电压线SL与位线BL之间。
图12是说明对于MTJ存储单元的数据写入工作的概念图。
参照图12，隧道磁阻元件TMR具有有被固定的恒定磁化方向的强磁性体层(以下，也单单称为固定磁化层」)FL和在与来自外部的施加磁场对应的方向上被磁化的强磁性体层(以下，也单单称为自由磁化层)VL。在固定磁化层FL与自由磁化层VL之间配置用绝缘体膜形成的隧道势垒(隧道膜)TB。根据被写入的存储数据的电平，自由磁化层VL在与固定磁化层FL为同一的方向或与固定磁化层FL相反的方向上被磁化。利用该固定磁化层FL、隧道势垒TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻值根据固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，在固定磁化层FL的磁化方向与自由磁化层VL中的磁化方向相同(平行)的情况下，隧道磁阻元件TMR的电阻值为最小值Rmin，在两者的磁化方向相反(反平行)的情况下，隧道磁阻元件TMR的电阻值为最大值Rmax。
在数据写入时，读字线RWL被非激活，存取晶体管ATR被关断。在该状态下，在与写入数据的电平对应的方向上使自由磁化层VL磁化用的数据写入电流分别流过位线BL和数字线DL。
图13是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关联的概念图。
参照图13，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中在磁化容易轴(EA)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在磁化困难轴(HA)方向上作用的磁场。磁场H(EA)和磁场H(HA)分别与由分别流过位线BL和数字线DL的电流产生的2个磁场的各一方相对应。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿自由磁化层VL的磁化容易轴，自由磁化层VL根据存储数据的电平(“1”和“0”)，沿磁化容易轴方向在与固定磁化层FL平行或反平行(相反)的方向上被磁化。MTJ存储单元与这样的自由磁化层VL的2种磁化方向相对应，可存储1位的数据(“1”和“0”)。
只在所施加的磁场H(EA)和H(HA)的和到达图中示出的星形特性线的外侧的情况下，才能新改写自由磁化层VL的磁化方向。即，在所施加的数据写入磁场为与星形特性线的内侧的区域相当的强度的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线中所示，通过对自由磁化层VL施加磁化困难轴方向的磁场，可降低在使沿磁化容易轴的磁化方向变化方面所必要的磁化阈值。在如图13示出的例子那样设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，将磁化容易轴方向的数据写入磁场设计成其强度为HWR。即，将流过位线BL或数字线DL的数据写入电流的值设计成能得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用在磁化方向的转换方面所必要的开关磁场HSR和裕量部分ΔH的和来表示。即，用HWR＝HSR+ΔH来表示。
为了改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向，必须在数字线DL和位线BL这两者中流过规定电平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿磁化容易轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向上被磁化。即，在隧道磁阻元件TMR中一度存储的磁场方向、即MTJ存储单元的存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。
图14是说明来自MTJ存储单元的数据读出工作的概念图。
参照图14，在数据读出工作时，存取晶体管ATR响应于读字线RWL的激活而被接通。由此，隧道磁阻元件TMR的电压在被下拉到接地电压GND的状态下与位线BL导电性地结合。
在该状态下，如果将位线BL的电压上拉到规定电压，则与隧道磁阻元件TMR的电阻对应的、即与MTJ存储单元的存储数据的电平对应的存储单元电流Icell通过包含位线BL和隧道磁阻元件TMR的电流路径。例如，通过将该存储单元电流Icell与规定的基准电流比较，可从MTJ存储单元读出存储数据。
再有，一般来说，将存储单元电流Icell设计成与上述的数据写入电流相比小约1～2个数量级。因而，因存储单元电流Icell的影响而错误地改写MTJ存储单元的存储数据的可能性很小。即，可进行非破坏性的数据读出。
图15是示出在半导体衬底上连接的MTJ存储单元的第1结构例的图。
参照图15，在半导体衬底SUB上形成的存取晶体管ATR具有作为n型区的杂质区110和120以及栅区130。杂质区110经在接触孔135中形成的金属膜与源电压线SL导电性地结合。
在源电压线SL的上层设置的金属布线层中形成数字线DL。在数字线DL的上层一侧配置隧道磁阻元件TMR。隧道磁阻元件TMR经带150和在接触孔140中形成的金属膜与存取晶体管ATR的杂质区120导电性地结合。带150是为了将隧道磁阻元件TMR与存取晶体管ATR导电性地结合而设置的，用导电性的物质来形成。位线BL与隧道磁阻元件TMR导电性地结合，被设置在隧道磁阻元件TMR的上层一侧。
使用金属布线层来形成流过数据写入电流和读出电流的位线BL和流过数据写入电流的数字线DL。另一方面，由于读字线RWL是为了控制存取晶体管ATR的栅电压而设置的，故没有必要以积极的方式流过电流。因而，从提高集成度的观点来看，一般使用多晶硅层或多晶硅硅化物层等在与栅区130为同一的布线层中形成读字线RWL，而不新设置独立的金属布线层。
图16是示出在半导体衬底上连接的MTJ存储单元的第2结构例的图。
参照图16，在第2结构例中，在为了削减MTJ存储单元的结构中所必要的金属布线层、不使用金属布线层来形成源电压线SL这一点上不同。与源相当的杂质区110在行方向或列方向上邻接的存取晶体管ATR间彼此导电性地结合，而且与接地电压GND结合，起到源电压线的作用。
伴随于此，在金属布线层M1和M2中分别形成在图15中示出的第1结构例中分别在金属布线层M2和M3中形成的数字线DL和位线BL。由此，在第2结构例中，与第1结构例相比，削减了1个在形成这些信号线方面所必要的金属布线层的数目。由此，可提高MTJ存储单元的集成度。
这样，MRAM器件利用在半导体衬底上以集成的方式配置的MTJ存储单元可进行非易失性的数据存储。即，在各MTJ存储单元中，隧道磁阻元件TMR的电阻随根据被施加的数据写入磁场而可改写的磁化方向而变化，故通过分别使隧道磁阻元件TMR的电阻Rmax和Rmin与存储数据的电平(“1”和“0”)相对应，可进行非易失性的数据存储。
如在图14中已说明的那样，MRAM器件中的数据读出是通过用读出放大器等检测反映了选择存储单元的电阻的存储单元电流Icell或与存储单元电流Icell对应的另外的电流作为读出电流来进行的。
但是，在这样的读出电流的路径(以下，也称为「读出电流路径」)上连接了在数据读出时被关断的多个晶体管组。例如，在与存储单元行对应地配置字线、与存储单元列对应地配置位线BL的结构中，在读出电流路径中包含的选择位线上不仅连接了选择存储单元，而且也连接了属于同一存储单元行的多个非选择存储单元中的存取晶体管ATR。在这些非选择存储单元中，存取晶体管ATR响应于对应的字线的非激活而被关断了。
如果在这些被关断了的晶体管组中发生因子阈值电流或来自扩散区的扩散漏泄电流引起的漏泄电流，则在读出放大器中检测出原来的读出电流和漏泄电流的和。因而，如果漏泄电流变大，则读出电流不一定反映选择存储单元的电阻，存在数据读出容限下降的危险性。
特别是，在一般的MTJ存储单元中，电阻值为几十KΩ数量级，考虑到隧道膜(绝缘膜)的可靠性等，将数据读出时的对MTJ存储单元的施加电压抑制为约0.5V。因而，上述读出电流为微安(μA10-6A)数量级，与选择存储单元的存储数据对应的读出电流差不过是约几μA。因而，为了确保读出容限，必须抑制漏泄电流。
发明内容
本发明的目的在于通过抑制在读出电流路径中产生的漏泄电流来提供提高了数据读出容限的薄膜磁性体存储器。
按照本发明的薄膜磁性体存储器具备多个磁性体存储单元，被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件；数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与多个磁性体存储单元中的地址信号相对应；以及外围电路，用来对选择存储单元进行数据读出和数据写入，外围电路包含根据读出电流来读出选择存储单元的存储数据的读出放大器电路，与读出电流的电流路径导电性地结合的晶体管中的至少一部分的每单位尺寸的电流漏泄量被设计成比外围电路中的其它的晶体管中的每单位尺寸的电流漏泄量为最大的至少一部分的电流漏泄量小。
按照本发明的另一结构的薄膜磁性体存储器具备多个磁性体存储单元，被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件；数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与多个磁性体存储单元中的地址信号相对应；以及外围电路，用来对选择存储单元进行数据读出和数据写入，外围电路包含根据读出电流来读出选择存储单元的存储数据的读出放大器电路，与读出电流的电流路径导电性地结合的晶体管中的至少一部分具有SOI结构。
因而，本发明的主要的优点在于在薄膜磁性体存储器中可抑制连接到读出电流的路径上的晶体管组中的关断时的漏泄电流。因而，由于读出电流或由读出电流产生的电压准确地反映了选择存储单元的电阻、即存储数据，故可确保数据读出容限。
按照本发明的又一结构的薄膜磁性体存储器具备多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；多条写入电流线，用来有选择地发生对多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场；以及外围电路，用来进行对选择存储单元的数据读出和数据写入，外围电路包含与多条写入电流线对应地设置的、对于对应的电流写入线供给数据写入电流的多个写入驱动晶体管，各写入驱动晶体管的每单位尺寸的电流漏泄量被设计成比外围电路中的其它的晶体管中的每单位尺寸的电流漏泄量为最大的至少一部分的晶体管的每单位尺寸的电流漏泄量小。
按照本发明的又一结构的薄膜磁性体存储器具备多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；多条写入电流线，用来有选择地发生对多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场；以及外围电路，用来进行对选择存储单元的数据读出和数据写入，外围电路包含与多条写入电流线对应地设置的、对于对应的电流写入线供给数据写入电流的多个写入驱动晶体管，多个写入驱动晶体管具有SOI结构。
在这样的薄膜磁性体存储器中，可抑制用比较大的晶体管尺寸构成的写入驱动晶体管组中的关断时的漏泄电流。因而，可削减备用电流，可谋求MRAM器件整体的低功耗化。
图1是示出按照本发明的实施例1的MRAM器件的阵列结构的电路图。
图2是说明图1中示出的MRAM器件中的数据写入和数据读出工作的第1波形图。
图3是说明图2中示出的MRAM器件中的数据写入和数据读出工作的第2波形图。
图4是示出连接到读出电流路径上的晶体管组的按照实施例1的结构例的剖面图。
图5是示出连接到读出电流路径上的晶体管组中的按照实施例1的设计参数的设定的第1图。
图6是示出连接到读出电流路径上的晶体管组中的按照实施例1的设计参数的设定的第2图。
图7是示出按照本发明的实施例1的变形例的MRAM器件的阵列结构的电路图。
图8是示出数据写入用的晶体管组的按照实施例2的结构例的剖面图。
图9是示出数据写入用的晶体管组中的按照实施例2的设计参数的设定的第1图。
图10是示出数据写入用的晶体管组中的按照实施例2的设计参数的设定的第2图。
图11是示出MTJ存储单元的结构的概略图。
图12是说明对MTJ存储单元的数据写入工作的概念图。
图13是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关联的概念图。
图14是说明来自MTJ存储单元的数据读出工作的概念图。
图15是示出在半导体衬底上连接的MTJ存储单元的第1结构例的图。
图16是示出在半导体衬底上连接的MTJ存储单元的第2结构例的图。
发明的
具体实施例方式
以下，参照附图，详细地说明本发明的实施例。再有，假定图中的同一符号表示同一或相当的部分。
实施例1参照图1，实施例1的MRAM器件1具备存储单元阵列10，由排列成n行×m列(n、m自然数)的多个MTJ存储单元MC形成；行译码器20，根据行地址RA进行存储单元阵列10中的行选择；以及列译码器25，根据列地址CA进行存储单元阵列10中的列选择。
在存储单元阵列10中，分别与存储单元行对应地配置读字线RWL1～RWLn、数字线DL1～DLn和源电压线SL1～SLn，分别与存储单元列对应地设置位线BL1～BLm。再有，以下，也对读字线RWL1～RWLn、数字线DL1～DLn、位线BL1～BLm和源电压线SL1～SLn进行总称，分别记为读字线RWL、数字线DL、位线BL和源电压线SL。此外，也将信号、信号线和数据的2值的高电压状态(例如，电源电压Vcc)和低电压状态(例如，接地电压GND)分别称为「高电平」和「低电平」。
各MTJ存储单元MC与图11中示出的结构同样地被构成，具有在对应的位线BL与源电压线SL之间串联地连接的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR的栅与对应的读字线RWL连接。利用对应的源电压线SL对存取晶体管ATR的源供给接地电压GND。隧道磁阻元件TMR在与存储数据对应的方向上被磁化，具有电阻Rmax和Rmin的某一个。
各MTJ存储单元的电阻，严格地说，是隧道磁阻元件TMR、存取晶体管ATR的导通电阻和其它的寄生电阻的和，但由于隧道磁阻元件TMR以外的电阻部分与存储数据无关，是恒定的，故以下假定对于与存储数据对应的MTJ存储单元的2种电阻来说，用Rmax和Rmin来表示，将两者的差表示为ΔR(即，ΔR＝Rmax-Rmin)。
其次，说明存储单元阵列10外围的结构。
MRAM器件1还具备与各存储单元行对应地在电源电压Vcc与数字线DL的一端之间设置的数字线驱动晶体管41。数字线驱动晶体管41例如用N沟道MOS晶体管来构成。从行译码器20对数字线驱动晶体管41的栅供给在数据写入时在对应的存储单元行被选择为数据写入对象时被激活为高电平的译码信号。
因而，选择行的数字线DL响应于数字线驱动晶体管41的导通，分别将其一端和另一端与电源电压Vcc和接地电压GND连接。其结果，可在选择行的数字线中从电源电压Vcc朝向接地电压GND流过规定的方向的数据写入电流。另一方面，在数据读出时，在各存储单元行中数字线驱动晶体管41被关断，在各数字线DL中不流过电流。
行译码器20在数据读出时根据行地址RA将选择行的读字线RWL激活为高电平，将非选择行的读字线RWL激活为低电平。假定行译码器20包含了未图示的RWL驱动器。另一方面，在数据写入时，将各读字线RWL非激活为低电平。
MRAM器件1还具备在与存储单元阵列10邻接的区域中设置的多条数据总线DB1和DB2以及数据总线DB1’和DB2’。在夹住存储单元阵列10的彼此相反一侧的区域中配置数据总线DB1和DB2以及数据总线DB1’和DB2’。
MRAM器件1还具备分别与存储单元列(例如，位线BL1～BLm)对应地设置的列选择门晶体管CSG1～CSGm、位线驱动器BDVa1～BDVam和BDVb1～BDVbm。以下，分别对列选择门晶体管CSG1～CSGm、位线驱动器BDVa1～BDVam和BDVb1～BDVbm进行总称，也称为列选择门晶体管CSG和位线驱动器BDVa、BDVb。
位线BL经对应的列选择门晶体管CSG与数据总线DB1和DB2的规定的一方连接。在图1中，示出奇数行的位线与数据总线DB1相对应、偶数行的位线与数据总线DB2相对应的结构。例如位线BL1经列选择门晶体管CSG1与数据总线DB1连接，位线BL2经列选择门晶体管CSG2与数据总线DB2连接。
MRAM器件1还具备根据数据总线的条数而被确定的k条(k自然数)的列选择线CSL1～CSLk。在图1中示出的结构中，由于成为使用2条数据总线DB1和DB2进行数据读出的结构，故用k＝m/2来示出。
列译码器25根据列地址CA的译码结果、即列选择结果，将列选择线CSL1～CSLk中的与列选择结果对应的1条激活为选择状态(高电平)。以下，对列选择线CSL1～CSLk进行总称，也称为列选择线CSL。
在各列选择门晶体管CSG的栅上连接规定的列选择线CSL。1条列选择线CSL与多个列选择门晶体管的栅导电性地结合，该多个列选择门晶体管的栅分别与不同的数据总线连接。例如，在分别与数据总线DB1和DB2连接的列选择门晶体管CSG1和CSG2中，在各自的栅上连接共同的列选择线CSL1。
由于与位线BL1～BLm对应地设置的位线驱动器BDVa1～BDVam的各自的结构是同样的，位线驱动器BDVb1～BDVbm的结构是同样的，故这里代表性地说明位线驱动器BDVa1、BDVb1的结构。
位线驱动器BDVa1具有在电源电压Vcc与位线BL1的一端(列译码器25一侧)之间连接的位线驱动晶体管51；在位线BL1的一端与接地电压GND之间连接的位线驱动晶体管52；以及分别控制位线驱动晶体管51和52的栅电压用的逻辑门53和55。
逻辑门53将数据总线DB1、在数据写入时被设定为高电平的控制信号WE和列选择线CSL1这3个电压电平间的AND逻辑运算结果输出给位线驱动晶体管51的栅。逻辑门55将数据总线DB1的倒相电平、控制信号WE和列选择线CSL1这3个电压电平间的AND逻辑运算结果输出给位线驱动晶体管52的栅。
与此不同，位线驱动器BDVb1具有在电源电压Vcc与位线BL1的另一端(列译码器25的相反一侧)之间连接的位线驱动晶体管61；在位线BL1的另一端与接地电压GND之间连接的位线驱动晶体管62；以及分别控制位线驱动晶体管61和62的栅电压用的逻辑门63和65。
例如，为了用小的晶体管尺寸供给充分的写入电流，用电流驱动能力相对地大的N沟道MOS晶体管来构成位线驱动晶体管51、52、61、62。
逻辑门63将数据总线DB1’的倒相电平、控制信号WE和列选择线CSL1这3个电压电平间的AND逻辑运算结果输出给位线驱动晶体管61的栅。逻辑门65将数据总线DB1’、控制信号WE和列选择线CSL1这3个电压电平间的AND逻辑运算结果输出给位线驱动晶体管62的栅。
MRAM器件1还具备数据输入电路80。数据输入电路80包含输入缓冲功能，根据从外部输入的输入数据DIN来驱动数据总线DB1、DB2以及数据总线DB1’、DB2’的电压。使用数据总线DB1和DB1’的对以及数据总线DB2和DB2’的对，在各自的对中进行各1位的数据写入。
例如，在写入数据为高电平(“1”)时，将数据总线DB1和DB1’驱动为高电平(电源电压Vcc)，将数据总线DB2和DB2’驱动为低电平(接地电压GND)。与此不同，在写入数据为低电平(“0”)时，将数据总线DB1和DB1’驱动为低电平(接地电压GND)，将数据总线DB2和DB2’驱动为高电平(电源电压Vcc)。
由此，在高电平数据的写入时(DIN＝“1”)，在选择列的位线BL中，在从位线驱动器BDVa朝向BDVb的方向上流过数据写入电流+Iw。在低电平数据的写入时(DIN＝“0”)，在选择列的位线BL中，在与高电平数据写入时相反的方向、即从位线驱动器BDVb朝向BDVa的方向上流过数据写入电流-Iw。
流过数字线DL的数据写入电流在MTJ存储单元MC中发生沿磁化困难轴方向的磁场。另一方面，流过位线的、与写入数据对应的方向的数据写入电流在MTJ存储单元MC中发生沿磁化容易轴方向的磁场。在对应的数字线DL和位线BL这两者中流过数据写入电流的存储单元MC中，以磁的方式写入与流过位线BL的数据写入电流的方向对应的写入数据。
在MRAM器件1中，使用与同一列选择线CSL对应的2条位线(偶数列和奇数列)，并列地进行2位的数据写入。例如，在列选择线CSL1的选择时，在位线BL1中流过与数据总线DB1和DB1’的电压设定对应的数据写入电流，在位线BL2中流过与数据总线DB2和DB2’的电压设定对应的数据写入电流。因而，并列地进行对于分别与位线BL1和BL2对应的2个选择存储单元的数据写入。
MRAM器件1还具备与各位线BL对应地设置的预充电晶体管67；读出放大器电路70；读出选择门晶体管71、72；以及数据输出电路75。
预充电晶体管67导电性地结合在预充电电压Vpc与各位线BL之间。预充电晶体管67响应于预充电信号φPR而导通。例如，可将接地电压GND作为预充电电压Vpc来使用。
在MRAM器件1的备用期间、MRAM器件1的激活期间内的数据写入工作和数据读出工作的前后，为了对各位线BL进行预充电而激活预充电信号φPR。另一方面，在MRAM器件的激活期间内的数据写入和数据读出工作时，将预充电信号φPR非激活为低电平。响应于此，将各位线BL与预充电电压Vpc(接地电压GND)隔开。
读出选择门晶体管71和72分别连接在数据总线DB1和DB2与读出放大器电路70之间。分别对读出选择门晶体管71和72的栅输入在数据读出时有选择地被设定为高电平的读出选择信号SA1和SA2。例如用N沟道MOS晶体管构成读出选择门晶体管71和72。因而，在数据读出时，读出选择门晶体管71和72的一方导通，数据总线DB1和DB2的一方与读出放大器电路70连接。
在数据读出时，进而选择行的读字线RWL和与选择列对应的列选择线CSL被激活。其结果，形成了读出放大器电路70-读出选择门晶体管(71或72)-选择数据总线(DB1或DB2)-列选择门晶体管CSG-选择位线-隧道磁阻元件TMR-存取晶体管ATR-源电压线SL-接地电压GND的读出电流路径，流过与选择存储单元的电阻(即存储数据)对应的读出电流Is。
在该结构中，读出电流Is与通过选择存储单元的存储单元电流Icell相当，在选择存储单元的电阻是Rmax和Rmin时，分别被设计为Is(Rmax)和Is(Rmin)。对读出放大器电路70供给的基准电流Iref是被设计在上述Is(Rmax)和Is(Rmin)的中间值的恒定电流。再有，如图1中所示，由于作成有选择地在数据读出中使用多个数据总线DB1、DB2的结构，故与将位线BL1～BLm与1条数据总线连接的结构相比，削减了在读出电流路径上连接的关断状态的列选择门晶体管CSG的个数。
数据输出电路75包含输出缓冲功能，将由读出放大器电路70生成的读出数据作为输出数据DOUT输出给外部。
使用图2和图3说明以上已说明的MRAM器件中的数据写入和数据读出工作。
参照图2，在数据写入时，各读字线RWL被非激活为低电平(接地电压GND)，选择行的数字线DL被激活。再者，虽然未图示，但选择列的列选择线CSL被激活。
由此，分别对选择行的数字线DL和选择列的位线BL供给恒定方向的数据写入电流Ip和与写入数据对应的方向的数据写入电流±Iw。在此，数据写入电流±Iw是对不同的方向的数据写入电流+Iw和-Iw的总称。其结果，对位于选择行的数字线和选择列的位线的交点的选择存储单元进行数据写入。
在数据读出时，将与选择行对应的读字线RWL激活为高电平，另一方面，各数字线DL被非激活而不流过电流。虽然未图示，但选择列的列选择线CSL被激活。
选择列的位线BL经选择存储单元被下拉到接地电压GND。读出放大器电路70经数据总线DB1或DB2将选择列的位线BL与不同于接地电压GND的规定电压Vref连接。考虑隧道磁阻元件TMR的特性、例如隧道膜的可靠性或结电阻差(＝Rmax-Rmin)的呈现的容易程度，一般来说将规定电压Vref设定为约0.5V。
此时，在包含选择列的位的读出电流路径中流过与选择存储单元的存储数据对应的读出电流Is。通过检测该读出电流Is与上述的基准电流Iref的电流差，可读出选择存储单元的存储数据。再有，由于可应用放大、检测电流差用的一般的结构作为读出放大器电路70，故省略关于其详细的电路结构的说明。
在图3中示出数据读出工作的变型。在图3中示出的数据读出工作中，读出放大器电路70经数据总线DB1或DB2对选择列的位线BL供给恒定的读出电流Is。据此，在选择列的位线BL上根据读出电流Is发生与选择存储单元的2种电阻(Rmax、Rmin)对应的电压V1或V0。
因而，通过检测与上述的电压V1和V0的中间电平对应地被设计的规定电压Vr与连接到选择位线上的数据总线DB1或DB2的电压的电压差，可读出选择存储单元的存储数据。再有，由于可应用放大、检测电压差用的一般的结构作为在这样的数据读出工作中使用的读出放大器电路70，故省略关于其详细的电路结构的说明。此外，关于在图3中生成的数据写入工作，由于与图2是同样的，故不重复进行其说明。
由于图2和图3的任一种数据读出工作都根据流过读出电流路径的读出电流Is来进行，故如果漏泄电流对读出电流的影响变大，则导致数据读出容限的下降。
例如，选择位线上的非选择单元中的在隧道磁阻元件TMR与存取晶体管ATR之间的结漏泄电流和经存取晶体管的沟道到达接地电压GND的沟道漏泄电流或在存取晶体管ATR中产生的栅漏泄电流成为这样的漏泄电流的原因。此外，在已被关断的列选择门晶体管CSG或位线驱动晶体管51、52、61、62中也存在发生同样的漏泄电流的可能性。
其次，说明抑制来自读出电流路径的关断漏泄电流用的结构。
图4是示出连接到读出电流路径上的晶体管组的按照实施例1的结构例的剖面图。
参照图4，用图4中示出的SOI(绝缘体上的硅)结构来设置连接到读出电流路径上的晶体管组中包含的存取晶体管ATR和外围电路晶体管PTR的至少一部分。即，使用在绝缘膜上形成的半导体层来制造。
外围电路晶体管PTR相当于例如在图1中示出的列选择门晶体管CSG、位线驱动晶体管51、52、61、62和读出选择门晶体管71、72。
使用在半导体衬底SUB上设置的绝缘体层200上形成的半导体层205来制造存取晶体管ATR和外围电路晶体管PTR。利用绝缘膜250对与半导体层205的不同的晶体管对应的区域间导电性地进行隔离。
存取晶体管ATR具有在半导体层205中制造的与源和漏相当的杂质区110、120(n型区域)和体区210(p型)。在这样的体区210的上表面上经栅绝缘膜形成与读字线RWL相当的栅区130。由于存取晶体管ATR的上部区域中的信号线组和与隧道磁阻元件TMR的连接关系如图15中示出的情况，故不重复进行详细的说明。
同样，外围电路晶体管PTR具有在绝缘体层200上形成的半导体层205中制造的与源和漏相当的杂质区110#、120#(n型区域)、体区210#(p型)和在体区210的上表面上经栅绝缘膜形成的栅区130#。为了实现图1中示出的规定的连接关系，将杂质区110#和120#和分别连接的金属布线261和262以及在栅区130#中形成的栅布线与所希望的节点导电性地结合。
这样，通过用SOI结构制造连接到读出电流路径上的晶体管组的至少一部分，可抑制连接到读出电流路径上的晶体管组中的关断时的漏泄电流。其结果，由于按照规定的设计，读出电流或由读出电流在选择位线上产生的电压准确地反映选择存储单元的存储数据(电阻)，故可确保数据读出容限。
图5是示出连接到读出电流路径上的晶体管组中的按照实施例1的设计参数的设定的第1图。
参照图5，考虑了构成外围电路的晶体管中的与关断漏泄电流的抑制相比高速工作为优先而被设计的外围电路晶体管PTR#的相同种类的参数来设计存取晶体管ATR的阈值电压Vth(MC)、栅长Lg(MC)和栅绝缘膜厚度Tox(MC)。图5中示出的外围电路晶体管PTR例如相当于构成图2中的行译码器20、列译码器25、数据输入电路80和数据输出电路75的晶体管组。
外围电路晶体管PTR#的阈值电压是Vth(PR)，栅长和栅绝缘膜厚度分别用Lg(min)和Tox(min)来示出。即，外围电路晶体管PTR#总括地示出构成外围电路中的具有最小的栅长Lg(min)的晶体管、具有最小的栅绝缘膜厚度Tox(min)的晶体管和具有阈值电压的绝对值的最小值Vth(PR)的晶体管。即，外围电路晶体管PTR#也总括地示出每单位尺寸的电流漏泄量为最大的晶体管。
在存取晶体管ATR中，为了抑制选择位线上的经过非选择存储单元中的沟道的关断漏泄电流，除了采用图4中示出的SOI结构外，通过加长栅长Lg(MC)可抑制沟道关断漏泄电流，通过加厚栅绝缘膜厚度Tox(MC)可抑制栅漏泄电流。因而，在存取晶体管ATR中，将栅长设计成满足Lg(MC)＞Lg(min)，将栅绝缘膜厚度Tox(MC)＞Tox(min)。
此外，关于阈值电压的绝对值，设计成Vth(MC)＞Vth(PR)在沟道漏泄电流的抑制方面也是有效的。利用在晶体管的衬底中注入的杂质浓度或栅绝缘膜厚度的调整，可将阈值电压设计成不同的电平。其结果，存取晶体管ATR的每单位尺寸的电流漏泄量比外围电路晶体管PTR#小。
图6是说明抑制连接到读出电流路径上的晶体管组中栅漏泄电流用的设计参数的设定的图。
参照图6，栅长Lg(MC)越长，在栅区130与体区之间产生的栅漏泄电流就越显著。即，如图5中已说明的那样，如果加长栅长Lg(MC)，则在沟道漏泄电流的抑制方面是有效的，但另一方面，栅漏泄电流增加了。因而，在栅漏泄电流的影响大的情况下，对于存取晶体管ATR的栅长来说，定为Lg(MC)＝Lg(min)的做法可抑制总的漏泄电流。
即，关于存取晶体管ATR的栅长Lg(MC)，必须考虑沟道漏泄和栅漏泄哪个影响更大来进行设计。
再有，对于连接到读出电流路径上的存取晶体管ATR以外的晶体管组、即图4中示出的外围电路晶体管PTR，也同样可应用图5和图6中示出的阈值电压、栅长和栅绝缘膜厚度的设计。
由此，按照实施例1的结构，可抑制由连接到读出电流路径上的关断状态的晶体管组引起的漏泄电流，可确保数据读出容限。
再有，在图4～图6中示出的存取晶体管ATR中，也与图16中示出的结构相同，在行方向上延伸地形成杂质区110，使其起到源电压线SL的作用。
实施例1的变形例参照图7，按照实施例1的变形例的MRAM器件2与按照图1中示出的实施例的MRAM器件1相比，在具备读门晶体管RG1～RGm这一点以及位线BL与数据总线DB1和DB2之间的连接结构不同这一点上有差别。
在按照实施例1的变形例的结构中，列选择门晶体管CSG1～CSGm导电性地结合在对应的位线BL1～BLm与电源电压Vcc之间。再有，关于列选择门晶体管CSG1～CSGm的导通、关断控制，由于与图1是同样的，故不重复进行其详细的说明。
读门晶体管RG1～RGm导电性地结合在数据总线DB1和DB2的规定的一方与接地电压GND之间，其栅分别与位线BL1～BLm连接。以下，也将读门晶体管RG1～RGm总称为读门晶体管RG。
通过作成这样的结构，在数据读出时，选择位线经对应的列选择门晶体管CSG被上拉到电源电压Vcc，另一方面，经选择存储单元被下拉到接地电压GND。因而，在选择位线上产生与选择存储单元的电阻(即存储数据)对应的电位。选择存储单元列的读门晶体管以与选择位线的电位对应的驱动力将数据总线DB1和DB2的规定的一方驱动为接地电压GND。
因而，通过利用读出放大器电路70#比较数据总线DB1或DB2的通过电流与规定的基准电流Iref’的电流差，可进行与在实施例1中已说明的同样的数据读出。
或者，如果在预充电到数据总线DB1和DB2的各自的规定的电压后开始数据读出工作，则数据总线DB1或DB2的电压变化与选择存储单元的存储数据相对应。因而，通过利用读出放大器电路70#检测与选择存储单元对应的一方的数据总线的电压，也可进行来自选择存储单元的数据读出。
这样，通过作成经读门晶体管RG驱动数据总线DB1或DB2的结构，由于可抑制通过选择存储单元的电流路径的负载，故可实现数据读出工作的高速化。
在按照实施例1的变形例的结构中，在实施例1中已说明的读出电流路径在概念上包含选择存储单元的通过电流(存储单元电流Icell)的路径和通过数据总线DB1、DB2和读门晶体管RG的读出驱动电流Irg的路径这两者。
由于非选择列的读门晶体管在关断状态下与数据总线DB1、DB2连接，故对于读门晶体管RG来说，如果与连接到实施例1中示出的读出电流路径上的晶体管组同样地作成图4至图6中示出的结构或参数设计，则可抑制其漏泄电流以确保数据读出容限。
实施例2由于在MRAM器件中利用数据写入磁场的发生来进行MTJ存储单元上的数据写入，故在数据写入时必须对分别与选择行和选择列对应的数字线DL和位线BL供给充分的数据写入电流。
因而，为了使供给数据写入电流用的晶体管组、即图1和图7中示出的数字线驱动晶体管41以及位线驱动晶体管51、52、61、62具有充分的电流驱动能力，必须用比较大的晶体管尺寸来设计。因而，这些驱动晶体管中的关断时的漏泄电流使备用电流增加，也存在妨碍MRAM器件整体的低功耗化的危险性。在按照实施例2的结构中，说明这些数据写入用的驱动晶体管组中的漏泄电流的抑制。
图8是示出数据写入用的晶体管组的按照实施例2的结构例的剖面图。
参照图8，用与图4中已说明的同样地SOI结构来设置写入驱动晶体管DTR。再有，写入驱动晶体管DTR相当于图1和图7中示出的驱动晶体管41、51、52、61和62。
写入驱动晶体管DTR与图4中示出的存取晶体管ATR和外围电路晶体管PTR同样，使用在半导体衬底SUB上设置的绝缘体层200上形成的半导体层205来制造。
写入驱动晶体管DTR具有在绝缘体层200上形成的半导体层205中制造的与源和漏相当的杂质区111、121(n型区域)和体区211(p型)。在体区210的上表面上具有经栅绝缘膜形成的栅区131。为了实现图1和图7中示出的规定的连接关系，将杂质区111和121和分别连接的金属布线以及在栅区131中形成的栅布线与所希望的节点导电性地结合。与图4同样，利用绝缘膜250对与半导体层205的不同的晶体管对应的区域间导电性地进行隔离。
这样，通过用SOI结构制造具有比较大的晶体管尺寸的写入驱动晶体管，可抑制关断时的漏泄电流，谋求备用电流的抑制以及MRAM器件整体的低功耗化。
图9和图10是示出数据写入用的驱动晶体管组中的按照实施例2的设计参数的设定的图。
参照图9和图10，对于写入驱动晶体管DTR的阈值电压Vth(DT)、栅长Lg(DT)和栅绝缘膜厚度Tox(DT)来说，也考虑在图5和图6中已说明的外围电路晶体管PTR#的相同种类的参数来设计。即，在写入驱动晶体管DTR中，为了抑制关断漏泄电流，除了采用图8中示出的SOI结构外，通过加长栅长Lg(DT)可抑制沟道关断漏泄电流，通过加厚栅绝缘膜厚度Tox(DT)可抑制栅漏泄电流。因而，在写入驱动晶体管DTR中，将栅长设计成满足Lg(DT)＞Lg(min)，将栅绝缘膜厚度Tox(DT)＞Tox(min)。此外，关于阈值电压的绝对值，设计成Vth(DT)＞Vth(PR)在沟道漏泄电流的抑制方面也是有效的。其结果，写入驱动晶体管DTR的每单位尺寸的电流漏泄量比外围电路晶体管PTR#小。
或者，参照图10，在栅区131与体区之间产生的栅漏泄电流的影响比沟道漏泄电流的影响大的情况下，对于写入驱动晶体管DTR的栅长来说，定为Lg(DT)＝Lg(min)的做法可抑制总的漏泄电流。即，对于写入驱动晶体管DTR的Lg(DT)来说，与图6中已说明的同样，考虑沟道漏泄和栅漏泄哪个影响更大来进行设计即可。
通过进行这样的设计，可抑制用比较大的晶体管尺寸构成的写入驱动晶体管组中的关断时的漏泄电流。因而，可削减备用电流，可谋求MRAM器件整体的低功耗化。
权利要求
1.一种薄膜磁性体存储器，其特征在于，具备多个磁性体存储单元，被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件；数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与上述多个磁性体存储单元中的地址信号相对应；以及外围电路，用来对上述选择存储单元进行数据读出和数据写入，上述外围电路包含根据上述读出电流来读出上述选择存储单元的存储数据的读出放大器电路，与上述读出电流的电流路径导电性地结合的晶体管中的至少一部分的每单位尺寸的电流漏泄量被设计成比上述外围电路中的其它的晶体管中的每单位尺寸的电流漏泄量为最大的至少一部分的电流漏泄量小。
2.如权利要求1中所述的薄膜磁性体存储器，其特征在于与上述电流路径导电性地结合的晶体管中的上述至少一部分的阈值电压的绝对值比上述外围电路中的其它的晶体管中的阈值电压的绝对值为最小的至少一部分的晶体管的阈值电压的绝对值大。
3.如权利要求1中所述的薄膜磁性体存储器，其特征在于与上述电流路径导电性地结合的晶体管中的上述至少一部分的栅长被设计成使上述每单位尺寸的电流漏泄量为最小。
4.如权利要求1中所述的薄膜磁性体存储器，其特征在于与上述电流路径导电性地结合的晶体管中的上述至少一部分的栅绝缘膜厚度比上述外围电路中的其它的晶体管中的栅绝缘膜厚度为最小的至少一部分的晶体管的栅绝缘膜厚度大。
5.如权利要求1中所述的薄膜磁性体存储器，其特征在于上述外围电路还包含对上述地址信号进行译码以指定上述选择存储单元用的译码电路，上述译码电路中的晶体管中的上述每单位尺寸的电流漏泄量比与上述电流路径导电性地结合的晶体管中的上述至少一部分中的上述每单位尺寸的电流漏泄量大。
6.如权利要求1中所述的薄膜磁性体存储器，其特征在于上述外围电路还包含数据输出电路，用来将来自上述读出放大器电路的读出数据输出给外部；以及数据输入电路，用来接受给上述选择存储单元的写入数据，上述数据输入电路和上述数据输出电路中的晶体管中的上述每单位尺寸的电流漏泄量比与上述电流路径导电性地结合的晶体管中的上述至少一部分中的上述每单位尺寸的电流漏泄量大。
7.如权利要求1中所述的薄膜磁性体存储器，其特征在于上述数据线包含分别与上述磁性体存储单元的规定区划对应地设置的多条位线，上述多个磁性体存储单元还分别具有在对应的位线和固定电压之间与上述磁阻元件串联地连接的、有选择地导通的存取晶体管，与上述电流路径导电性地结合的晶体管中的上述至少一部分包含上述存取晶体管。
8.如权利要求1中所述的薄膜磁性体存储器，其特征在于上述数据线包含多条位线，分别与上述磁性体存储单元的规定区划对应地设置；以及多条读出数据线，连接到上述读出放大器上，分别预先与上述多条位线的各一部分相对应，上述外围电路还包含多个选择门晶体管，该多个选择门晶体管分别与上述多条位线对应地设置，分别导电性地结合在对应的位线与对应的读出数据线之间，根据上述地址信号而导通。
9.如权利要求1中所述的薄膜磁性体存储器，其特征在于上述数据线包含分别与上述磁性体存储单元的规定区划对应地设置的多条位线；以及连接到上述读出放大器上的读出数据线，上述多个磁性体存储单元还分别具有在对应的位线和固定电压之间与上述磁阻元件串联地连接的、至少在上述选择存储单元中导通的存取晶体管，在数据读出时，上述多条位线中的经上述选择存储单元与上述固定电压连接的选择位线还与不同于上述固定电压的电压连接，上述外围电路包含以与上述选择位线的电位对应的驱动力驱动上述读出数据线用的读出门晶体管，与上述电流路径导电性地结合的晶体管中的上述至少一部分包含上述读出门晶体管。
10.一种薄膜磁性体存储器，其特征在于，具备多个磁性体存储单元，被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件；数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与上述多个磁性体存储单元中的地址信号相对应；以及外围电路，用来对上述选择存储单元进行数据读出和数据写入，上述外围电路包含根据上述读出电流来读出上述选择存储单元的存储数据的读出放大器电路，与上述读出电流的电流路径导电性地结合的晶体管中的至少一部分具有SOI结构。
11.一种薄膜磁性体存储器，其特征在于，具备多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；多条写入电流线，用来有选择地发生对上述多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场；以及外围电路，用来进行对上述选择存储单元的数据读出和数据写入，上述外围电路包含与上述多条写入电流线对应地设置的、对于对应的电流写入线供给数据写入电流的多个写入驱动晶体管，各上述写入驱动晶体管的每单位尺寸的电流漏泄量被设计成比上述外围电路中的其它的晶体管中的每单位尺寸的电流漏泄量为最大的至少一部分的晶体管的每单位尺寸的电流漏泄量小。
12.如权利要求11中所述的薄膜磁性体存储器，其特征在于各上述写入驱动晶体管的阈值电压的绝对值比上述外围电路中的其它的晶体管中的阈值电压的绝对值为最小的至少一部分的晶体管的阈值电压的绝对值大。
13.如权利要求11中所述的薄膜磁性体存储器，其特征在于各上述写入驱动晶体管的栅长被设计成上述每单位尺寸的电流漏泄量为最小。
14.如权利要求11中所述的薄膜磁性体存储器，其特征在于各上述写入驱动晶体管的栅绝缘膜厚度比上述外围电路中的其它的晶体管中的栅绝缘膜厚度为最小的至少一部分的晶体管的栅绝缘膜厚度大。
15.一种薄膜磁性体存储器，其特征在于，具备多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；多条写入电流线，用来有选择地发生对上述多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场；以及外围电路，用来进行对上述选择存储单元的数据读出和数据写入，上述外围电路包含与上述多条写入电流线对应地设置的、对于对应的电流写入线供给数据写入电流的多个写入驱动晶体管，上述多个写入驱动晶体管具有SOI结构。
全文摘要
作为与读出电流路径连接的晶体管组的1个的MTJ存储单元中的存取晶体管(ATR)使用在半导体衬底SUB上的绝缘膜(200)上形成的半导体层(205)来制造，包含杂质区(110、120)、栅区(130)和体区(210)。即，为了削减其关断漏泄电流，用SOI(绝缘体上的硅)结构来制造存取晶体管(ATR)。
文档编号G11C11/02GK1480945SQ0313094
公开日2004年3月10日 申请日期2003年5月9日 优先权日2002年9月3日
发明者日高秀人, 石川正敏, 大石司, 敏 申请人:三菱电机株式会社